DLP 전력 설계 최적화하기
우수한 지능형 컨트롤, 합리적이고 효율적인 재생 에너지 실현
비디오 시스템 - 비디오 증폭기/필터의 아날로그 요구조건과 구현
직렬 LVDS 인터페이스를 채택한 통신 리시버용 고속 ADC
저전력 손실의 폭넓은 입력 리니어 바이어스 전원
고속 신호 체인을 통한 의료영상 품질의 개선
동기식 플라이백 전원공급장치에 활성 클램프 추가시 이점
ADC 대기시간과 설정시간의 차이점
IP 카메라의 안정적인 전력 공급
자동차의 조명 보호 및 제어 기능을 제공하는 파워 MOSFET 드라이버
스위칭 레귤레이터 설계에서의 주파수 보정
휴대형 소프트웨어 무선통신(SDR)용 전력관리 기술
 

 
 
 
동기식 플라이백 전원공급장치에
활성 클램프 추가시 이점선
 
John Betten, Brian King
Texas Instruments
 

플라이백 컨버터(flyback converter)는 저~중 출력 전력을 공급하는 절연 전원공급장치를 필요로 하는 애플리케이션에 널리 쓰이고 있다. 효율에 초점을 맞출 경우, 플라이백 출력 다이오드를 MOSFET으로 대체할 수 있는데, 이것이 흔히 말하는 동기식 플라이백 컨버터다. POE(power-over-Ethernet) 애플리케이션은 동기식 플라이백 컨버터에 가장 적절하다. 현재, POE의 입력 공급 전력은 12.95W로 제한되어 있다. 전원공급장치의 효율을 극대화시키면 시스템은 더 많은 전력의 부하를 가져오게 된다. 스너버(snubber)와 슛스루(shoot-through) 손실을 줄이는 활성 클램프(active-clamp) 컨트롤러를 이용함으로써 컨버터의 효율을 향상시킬 수 있다.
활성 클램프 순방향(forward) 컨버터는 보다 높은 전력을 요구하는 애플리케이션에서 널리 사용되고 있다. 하지만, 아직도 많은 전원공급장치 설계자들이 플라이백 컨버터에 활성 클램프를 채택할 수 있다는 것을 모르고 있다. 플라이백 토폴로지의 활성 클램프 제어가 제공하는 편익을 알아보기 위해 표1에 제시되어 있는 두 가지 사양의 전원공급장치를 설계, 제작하여 테스트하였다. 두 전원공급장치 모두 이차적으로는 동기 정류를 사용하지만, 하나는 전력 트랜스포머를 이용해 동기 FET를 구동하며 다른 하나는 게이트 구동(gate-drive) 트랜스포머와 활성 클램프를 활용한다. 사양에 따라 요구되는 POE 입력 조건을 충족시켰지만, 전기통신 애플리케이션을 다룰 수 있도록 하기 위해 입력 범위를 확장하였다. 공정한 비교를 위해 주요 부품들이 설계상으로는 동일한 두 접근법의 차이에 영향을 받지 않도록 하였다. 그림 1은 부품 배치 및 레이아웃을 두 보드에 동일하게 적용한 각 회로의 사진이다. 두 회로 간의 가장 두드러진 차이점은 활성 클램프 회로에 게이트 구동 트랜스포머를 추가했다는 것이다.

 

파라미터 사양
입력 전압 력 전압

-36 ~ -72V
출력 전압 3.3V
출력 전류 0 ~ 3.5A
리플 (Ripple) 최대 1%
효율 (최대 부하) 최소 85%
표 1: 전기 사양


그림 1 - 두 전원공급장치 모두 이차적으로는 동기 정류를 사용하지만, 왼쪽은 전력 트랜스포머를 이용하여 동기 FET를 구동하며, 오른쪽은 게이트 구동 트랜스포머 및 활성 클램프를 활용한다.


그림 2는 두 접근법의 단순화된 회로도를 보여준다. 각 설계에서 컨트롤러는 트랜스포머 T1이 저장하는 에너지량 제어와 출력 전압의 조절을 위해 FET Q2의 통전 시간(on time)을 변조시킨다. 일차 트랜스포머의 기생 누설 인덕턴스는 클램프 시키지 않을 경우 Q2 상에 과도 전압 스파이크를 유발시킬 수 있는 에너지를 저장하기도 한다. 기존의 동기식 플라이백 설계는 스너버 회로의 D1, R2, 및 C4의 누설 에너지를 사용한다. 이 에너지의 소산은 공급장치의 효율을 저하시키는 손실을 가져올 수 있다. 활성 클램프 설계는 누설 에너지를 C21에 저장하고 이 에너지를 입력 소스로 반송시키기 위해 클램프 회로의 C21 및 Q4를 이용한다. 이 비소산 클램핑 기법으로 일차 MOSFET의 사실상 무손실 스너빙이 가능해진다.



그림 2
- 단순화된 플라이백 전원공급장치에서, 트랜스포머 T1이 저장하는 에너지량을 제어하고
출력 전압을 조절하기 위해 컨트롤러는 FET Q2의 통전 시간(on time)을 변조시킨다.


Q2의 전원을 끌 경우, 시스템은 트랜스포머가 저장하고 있는 에너지를 동기 MOSFET Q1을 통하여 출력으로 전달한다. 동기 FET는 일차 메인 FET Q2를 제어하는 PWM 신호의 반대인 게이트 구동 신호를 필요로 한다. 기존의 “트랜스포머 구동” 동기 플라이백은 T1상의 보조 권선에서 이 신호를 발생시킨다. 일반적으로 Q1의 내부 스위칭 지연과 보조 게이트 구동 권선의 커플링 불량은 Q2가 켜져 있을 때 슛스루 전류를 야기시킨다. 본래, Q1 및 Q2가 모두 켜져 있을 경우 그 기간은 정해져 있다. 이 오버랩 기간을 제거하는 것은 매우 어려우나, Q1용 고속 MOSFET을 선택하면 이를 줄일 수 있다. 슛스루 손실을 최소화하여 기존의 동기 플라이백에서 바람직한 효율을 얻기 위해서는 이러한 조치가 필수적이다. 대조적으로, 활성 클램프 플라이백은 클램프 FET Q4용 게이트 구동 신호를 활용하여 슛스루 손실을 줄일 수 있다. 제어 IC가 생성하는 이 신호에는 Q2 및 Qo가 동시에 켜지지 않도록 하는 지연이 포함되어 있다. 활성 클램프 설계에서, 이 게이트 구동 신호는 게이트 구동 트랜스포머를 통하여 전달되어 동기 FET를 구동한다. 게이트 구동 트랜스포머는 Q1의 게이트-소스(gate-to-source) 구동 신호를 레벨 시프트하고 출력 전압 절연에 대한 입력을 유지하는 것이 필수적이다.

그림 3은 기존의 동기 플라이백 설계에 대한 전체 회로도를 보여준다. 이 설계는 저가의 단순 전류 모드 PWM 컨트롤러인 UCC2809를 이용하여 전원공급장치를 제어한다. 이 일차 스너버 외에도 이 회로는 누설로 인한 스파이크로 발생하는 Q1 상의 과도 게이트-소스 전압을 방지하기 위한 D3과 D4의 제너 클램프(zener clamp) 회로를 필요로 한다.



그림 3
- 이 설계는 저가의 간단한 전류 모드 PWM 컨트롤러인 UCC2809를 이용하여
전원공급장치를 제어한다.

그림 4는 활성 클램프 설계에 대한 전체 회로도를 나타낸다. 이 회로에서 UCC2897 활성 클램프 컨트롤러는 전원 공급 장치의 전류 모드 제어를 제공한다. 회로도에서 나타난 바와 같이 매우 복잡한 이 접근법은 기존의 동기 플라이백에서는 필요하지 않았던 추가 부품이 요구된다. 이 추가 부품 중에서 가장 비싼 것은 활성 클램프 p채널 FET인 Q4와 게이트 구동 트랜스포머인 T2이다. p채널 FET는 주로 SOT-23 패키지와 같은 소형 부품이다. 이는 누설 및 자화 전류 만을 제어하기 때문에, 이 부품에서의 전력 손실은 매우 낮다. 또한, Q4 및 Q1에 대한 게이트 드라이브를 조절하기 위한 저가의 부품이 추가로 필요하게 된다.


그림 4
- 이 회로에서, UCC2897 활성 클램프 컨트롤러는 전원공급장치의
전류 모드 제어를 제공한다.

일차 FET인 Q4의 드레인-소스(drain-to-source) 전압을 살펴보면 두 설계의 성능에 있어 흥미로운 차이점을 발견하게 된다(그림 5). 기존의 동기 플라이백은 약 165V에서 피크를 이루는 전압 스파이크를 보이며, 활성 클램프 회로 드레인-소스 전압은 약 130V 피크로 제한되어 있다. 이 전압 스파이크 때문에 기존의 동기 플라이백에는 200V 정격 FET를 사용해야 하는 반면, 활성 클램프 플라이백은 150V 정격 FET를 사용한다. 또한, 기존의 동기 플라이백과 비교하여 활성 클램프 드레인 파형 EMI 방출이 훨씬 바람직하다.


그림 5
- 일차 FET인 Q4의 드레인-소스 전압을 살펴보면 두 설계의 성능에 있어
흥미로운 차이점을 발견하게 된다.

그림 6에 나와 있는 트랜스포머 이차 전압에서는 두 설계의 차이가 더욱 뚜렷해진다. 얼핏 보기에 두 파형은 매우 유사해 보인다. 하지만 보다 자세히 보면 기존의 동기 플라이백의 네거티브 링잉(negative ringing)이 활성 클램프 플라이백에 비하여 훨씬 나쁘다는 것을 알 수 있다. 이 링잉은 동기 FET의 턴오프 지연에 의한 것으로 일차 FET의 턴온 전환 시에 일어난다. 동기 FET의 게이트-소스 턴오프 전압은 이차 나선형 전압의 반대와 일치한다는 것을 기억하자. 동기 FET는 트랜스포머 이차 전압이 네거티브로 됨과 동시에 완전히 전원을 꺼야 하며 - 어려운 작업임 - 그렇지 않을 경우, 슛스루가 발생한다. 활성 클램프 설계의 컨트롤러 구동 방식 게이트 구동 신호는 일차 FET가 켜지기 전에 동기 FET가 꺼지도록 하여 이 전압 링잉을 줄인다. 또한 동기 FET 선정에도 영향을 미친다. 활성 클램프 설계는 기존의 동기 플라이백에 비하여 Rdson이 훨씬 낮은, 보다 저속의 동기 FET를 사용할 수 있게 되었다. 활성 클램프의 동기 FET에 저감된 링잉이 여전히 존재하는 이유는 FET의 바디 다이오드의 역회복(reverse recovery) 때문이다.


그림 6
- 기존의 동기 플라이백의 네거티브 링잉이 활성 클램프 플라이백에 비하여 훨씬 나쁘다.

활성 클램프가 제공하는 이 모든 미미한 개선이 효율에는 상당한 영향을 미친다. 그림 7은 최소, 정상 및 최대 입력 전압에서 측정된 두 설계의 효율을 보여주고 있다. 활성 클램프 설계는 모든 라인 조건에서 최대 부하 효율을 약 2% 향상시킨다. 경 부하 조건에서는 그 차이가 더욱 현저하다. 정상 라인 및 경 부하에서의 효율은 12% 이상 향상된 것으로 나타나기 때문에 긴 시간을 유휴 상태로 가동되는 시스템에서는 상당한 의미가 있을 수 있다. 일반적으로 효율 이득의 대부분은 스너버에서 소실되어 동기 FET Q1의 슛스루 손실을 줄이는 누설 인덕턴스 에너지의 회복에서 비롯된 것이다.

표 2에는 두 동기 플라이백 간의 주요 분야에 관한 요약이 열거되어 있다. 이는 트랜스포머 구동 동기 플라이백에 비하여 보다 우수한 활성 클램프 플라이백의 성능을 보여주고 있다. 활성 클램프 플라이백은 보다 낮은 FET 전압 응력(voltage stresse)과 특히 경 부하에서 보다 높은 효율을 자랑한다. 일차 및 이차 FET의 중첩 전도를 방지하는 활성 클램프 컨트롤러(UCC2897)의 프로그래머블 무효 시간(dead-time)기능은 Q1의 이차 측 슛스루 손실 최소화에 도움이 된다. 이 손실들은 일반적으로 일차 전류 감지 레지스터에서 볼 수 있는 대규모 전류 스파이크로 나타나며, 흔히 경 부하 지터를 이슈화 한다. 활성 클램프 플라이백에서 낮은 레벨의 고주파 링잉은 전원공급장치의 전체 잡음과 EMI가 더 낮아진다. 누설 인덕턴스는 활성 클램프의 회로 성능에 그다지 영향을 미치지 않으므로 동기 플라이백에 비하여 보다 고주파 작동이 가능하다. 그렇다고 동기 플라이백이 장점이 전혀 없는 것은 아니다. 두 예제 회로에서 기존의 동기 플라이백은 PWB 면적, 부품 개수, 비용 면에서 활성 클램프 플라이백에 비하여 15~20% 정도 작다. 또한 회로가 더 단순하여 설계와 이해가 쉽겠지만, 앞서 언급하였듯이 고려해야 할 성능상의 단점이 몇 가지 있다. 그렇다면 언제 활성 클램프 플라이백을 선택해야 할까? 출력 전력이 낮고 항상 연속 모드 작동을 요하는 설계라면, 활성 클램프 플라이백이 고효율 및 저EMI 작동을 달성할 수 있다. 경 부하 효율이 중요할 경우에는 그 장점이 더욱 두드러진다.



그림 7 -
활성 클램프 설계는 모든 라인 조건에서 최대 부하 효율을 약 2% 향상시킨다.

 

파라미터 동기
플라이백
활성클램프
피크 효율 (%) 85.5 87.7
최대 일차 FET 응력 (V) 162 130
최대 이차 FET 응력 (V) 17 14
면적 (제곱 인치) 2.7 3.2
부품 개수 55 64
상대 비용 1 1.2
상대 복잡도 단순 적당
표 2: 비교 차트

저자 소개
Brian King은 텍사스 인스트루먼트의 애플리케이션 엔지니어이다. 스위칭 전원공급장치 설계 분야의 전문가로서, 알칸사스 대학교에서 공학 학사 및 석사 학위를 취득했다.
John Betten은 텍사스 인스트루먼트의 애플리케이션 엔지니어이자 선임 기술 연구원이다. AC/DC 및 DC/DC 전력 변환 분야에서 21년 간의 설계 경력을 갖고 있으며, 25개 이상의 논문을 발표하였고 특허를 가지고 있다. 1985년에 피츠버그 대학교에서 전기공학 학사 학위를 취득했으며, IEEE의 회원이다.

 
- EDN 2월 A