[Contributed Article]

타임 도메인에서의 클록 지터 분석, 2부

Thomas Neu, 시스템 및 애플리케이션 엔지니어
텍사스 인스트루먼츠 (Texas Instruments)

개요
본고의 3부 중 1부는 클록 소스로부터 지터를 정확히 예측하고 이것을 ADC의 애퍼처 지터와 결합하는 방법을 중점적으로 다루고 있다. 2부에서 결합된 지터는 이 후 실제 측정치와 비교하게 될 ADC의 신호대잡음비(SNR)를 계산하는데 사용될 것이다.

필터링된샘플링클록을통한측정
실험은 측정된 클록 페이즈 잡음이 ADC의 측정된 SNR로부터 추출한 클록 지터와 얼마나 일치하는지를 도출해 내기 위해 설정되었다. 그림 11에 나타낸 바와 같이, Toyocome 491.52MHz VCXO를 가진 TI의 CDCE72010이 122.88MHz 샘플링 클록을 생성하는데 사용되었고, 필터링된 페이즈-잡음 출력이 애질런트의 E5052A로 측정되었다. 두 개의 서로 다른 TI 데이터 컨버터(ADS54RF63 및 ADS5483)는 주로 샘플링-클록 지터에 의해 제한되었던 SNR을 가진 입력 주파수를 사용하여 평가하였다. 고속 푸리에 변환(FFT)의 크기는 131,000 점인 것으로 선택하였다.

그림11. 필터링된클록으로보정을위한테스트설정
 

다음으로 열잡음의 베이스라인(baseline)을 구축하였다. 두 ADC 모두 ~35fs의 지터를 가진 클록-소스 제너레이터로부터 직접 얻은 필터링 된 샘플링 클록으로 샘플링 되었고, CDCE72010은 바이패스 되었다. 입력 주파수는 10MHz로 설정되었고 이 주파수에서 클록 지터로부터 SNR에 대한 어떠한 영향도 예상되지 않았다. 그 후, 각 ADC에 대한 애퍼처 지터(aperture jitter)를, 입력 주파수를 SNR이 주로 지터-제한되었던 지점까지 증가시킴으로써 결정하였다. 샘플링-클록 지터가 추정된 ADC 애퍼처 지터보다 훨씬 낮기 때문에 계산에 정확성을 기해야 한다. SNR이 안정될 때까지 클록 신호의 슬루율(slew rate)을 상승시키도록, 클록 소스의 출력 진폭이 증가해야 한다는 점을 (그러나 이 진폭이 ADC의 최대 정격(ratings)을 초과할 정도로 많이 증가해서는 안 됨) 또한 유의해야 한다.

그림12. 필터링된클록의측정된페이즈잡음

클록-소스 제너레이터의 필터링 된 출력으로부터의 외부 클록 지터가 ~35fs인 것이 알려져 있으므로, ADC 애퍼처 지터는 측정한 SNR 결과를 사용하고 1부에서 애퍼처 지터에 대한 방정식 1, 2 및 3을 풀어서 계산할 수 있다. 하단의 방정식 4를 참고하도록 한다. 측정된 SNR 결과뿐만 아니라 각 ADC에 대한 계산된 애퍼처 지터를 표 3에 나열한다.

그림13. 클록의슬루율샘플링에대한클록필터의효과 

CDCE72010의 샘플링-클록 지터와 ADC 애퍼처 지터를 통해, ADC의 SNR을 계산하여 실제 측정치와 비교할 수 있다. ADC 애퍼처 지터를 사용하면 표 4에 예시한 바와 같이 CDCE72010의 샘플링-클록 지터를 측정한 SNR 값으로부터 계산할 수 있다. 예측한 SNR 값은 측정한 값에 어느 정도 근접해 있는 듯 보인다. 그러나 두 개의 ADC에 대해 계산된 샘플링-클록 지터를 90fs의 측정된 값에 비교하면 상당한 불일치를 발견할 수 있다.

여기서 불일치는 계산된 애퍼처 지터가 클록-소스 제너레이터의 고속 슬루율을 기초로 하고 있는 데에서 기인한다. CDCE72010의 LVCMOS 출력 상의 대역통과 필터는, 고속 상승 및 하강 에지를 만드는데 도움을 주는 클록 신호의 고차 고조파를 제거한다. 그림 13의 스코프 그래프는, 대역통과 필터가 필터링 되지 않은 LVCMOS 출력의 슬루율을 어떻게 극적으로 감소시키는 지와 장방형파를 사인파로 어떻게 변환하는지를 예증한다.

표3. 측정된SNR 및계산된지터

표4. 90fs 클록지터를통한SNR 결과

그림14. 슬루율을줄이기위해밴드패스필터의앞에RF 증폭기추가

클록의 입력 경로에 포함되는 이러한 저잡음 RF 증폭기를 통해, 고입력 주파수에서의 SNR 측정은 데이터 컨버터 둘 모두에 대해 반복하였다. 표 5에 이에 대한 결과가 나타나 있다. 측정된 SNR이 예상한 SNR과 매우 일치함을 관찰할 수 있다. 아래의 방정식 5를 사용하여 90fs 클록 지터의 5fs 내에 있는 계산된 클록-지터 값을 제공하였고, 클록 지터의 이러한 값은 페이즈-잡음 측정으로부터 유도하였다.

필터링되지않은샘플링클록을통한실험
샘플링 클록을 필터링 하는 것의 중요성을 강조하고자 다음의 실험에서 클록 대역통과 필터를 CDCE72010 출력으로부터 제거하였다. E5052A 페이즈-잡음 분석기를 사용하여 그림 15의 설정에서 나타낸 바와 같이 클록 페이즈 잡음을 포착하였다. 그러나 이 분석기는 반송 주파수의 40MHz 오프셋까지만 페이즈 잡음을 측정하며 이 지점을 초과해서는 페이즈-잡음 특성에 대한 어떠한 단서도 제공하지 않는다.

표5. 90fs 클록지터와RF 증폭기를통한SNR 결과

그림15. 필터링되지않은샘플링클록입력을위한테스트설정

샘플링이 되는 찰나 기본 사인파와 고차 고조파 둘 모두는 그림 16에서 예시한 바와 같이 입력 신호와 혼합된다. (간략화를 위해 단일 고조파만 나타낸다.) 그러므로, (예컨대) 제 3차 고조파 주위의 페이즈 잡음이 입력 신호와 혼합되고, 이 제 3차 고조파는 또한 혼합 부산물(mixing product)을 만든다. 그러나 클록 신호의 이 제 3차 고조파는 더 낮은 진폭을 가지므로, 이 혼합 부산물의 진폭 또한 감소한다.

두 개의 샘플링 된 신호를 결합할 때, 그 진폭 차이가 ~3dB을 초과하면, 제 3차 고조파에 의해 초래된 페이즈 잡음의 전체적인 열화는 최소가 됨을 알 수 있다. 기본파와 제 3차 고조파 사이의 교차점은 2xfs에 있으므로, 광대역 페이즈 잡음을 2xfs까지 적분하면 상당히 정확한 결과를 제공하게 된다.

그림16. 샘플링되는찰나클록입력신호와혼합되는기존파와고조파

이후 그림 19에 나타낸 바와 같이, CDCE72010의 필터링 되지 않은 LVCMOS 출력의 페이즈 잡음은 ~10MHz의 오프셋 주파수에서 시작해서 대략 -153dB/Hz에서 고르게 되며, 그 이유는 아마도 LVCMOS 출력 버퍼의 열잡음 때문일 것이다. ADS54RF63 EVM은 ~1GHz(변압기에 의해 제한됨)의 클록 입력 대역폭을 갖는다. 따라서 이론적으로 페이즈 잡음은 ~1GHz까지 적분되어야 한다(900MHz 오프셋에서 3dB로 롤링 오프(rolling off)함). 그 결과 샘플링-클록 지터는 ~1.27ps가 될 것이며, fIN=1GHz에서 SNR은 ~42.8dBFS로 감소할 것이다.

표6. 1.27-ps 클록지터를통한SNR 결과

실제 SNR 측정치는, 표 6에 예증한 바와 같이, 계산된 것보다 양호했다. 실제 측정치와 비교한 SNR과 계산된 클록 지터 사이에 큰 차이가 있다. 이를 통해LVCMOS 출력의 페이즈 잡음은 사실, 변압기에 의해 설정된 900MHz 오프셋 경계치 미만으로 제한됨을 알 수 있다.

필터링 되지 않은 클록 신호의 페이즈 잡음이 샘플링 주파수의 대략 두 배로 적분될 필요가 있음을 증명하기 위해, 다음의 실험을 설정하였다. 서로 다른 저역통과 필터를 CDCE72010 출력과 ADS54RF63의 클록 입력 사이에 추가하였다.

3x클록 주파수 미만의 대역폭을 갖는 저역통과 필터가, 이전 실험에서 대역통과 필터가 행했던 것과 같이 클록 신호의 슬루율을 감소시킴을 기억하는 것이 중요하다. 저역통과 필터는 클록 신호의 더 고속의 상승 시간과 슬루율을 생성하는 고차 고조파를 제거하여, ADC의 애퍼처 지터를 증가시킨다. 그런 이유로, 이전 실험으로부터의 동일한 저잡음 RF 증폭기를 클록 경로에 추가하였고, 슬루율은 가변 감쇄기를 사용하여 신호 제너레이터에 일치하게 되었다(그림 17 참조).

그림17. 슬루율을줄이기위해로우패스필터의앞에RF 증폭기추가

그림 18에 묘사한 바와 같이 ADS54RF63의 샘플링 클록에 대해 다른 코너 주파수를 갖는 저역 필터를 사용함으로써 결과적으로 표 7의 흥미로운 값을 얻게 되었다. 이 실험의 결과로부터, 클록 지터에 대한 LVCMOS 출력의 페이즈-잡음 영향은 대략 200 내지 250MHz로 제한됨을 알 수 있고, 이 값은 122.88MHz 클록 신호로부터의 80 내지 130MHz 오프셋에 대응하며 대략 2배의 샘플링 주파수이다. 그러므로 광대역 페이즈 잡음을 123MHz 오프셋까지로 연장함으로써, 그림 19에서 볼 수 있는 바와 같이, ~445fs의 클록 지터를 얻게 된다. 이상적으로, 하한 적분 제한치는 (선택된 131,000점 FFT로 인해) 500Hz이어야 한다; 그러나 500Hz 내지 1kHz 오프셋으로부터의 지터 기여는 매우 낮아서, 간략화를 위해 이 측정에서는 무시하였다.

표7. ADS54RF63에대한측정된SNR

그림18. 페이즈잡음을제한하는다른로우패스필터

표8. 445fs 클록지터를통한SNR 결과

표9. 필터링된및필터링되지않은클록을통해측정된SNR

조정된 페이즈-잡음 그래프를 통해, 계산된 지터는, ADS54RF63 및 ADS5483 둘 모두에 대해 10fs 내지 30fs 내로 SNR 측정치와 매우 잘 일치하게 된다(표 8 참조). 제 3차 고조파 주위의 페이즈 잡음으로부터 작은 클록 지터 기여가 있을 것임을 고려하면, 계산된 SNR은 매우 근접한 추정이다.

그림19. 123MHz 오프셋으로필터링되지않은페이즈잡음측정
결론
본고는 필터링이 되거나 되지 않은 클록 소스가 사용될 때 데이터 컨버터의 SNR를 적절히 추정하는 방법을 기재하였다. 표 9에 이에 대한 결과가 보여진다. 클록 입력 상의 대역통과 필터가 클록 지터를 최소화하는데 필요한 반면, 실험을 통해 이것이 클록 슬루율을 감소시키며 ADC의 애퍼처 지터를 저하시킴을 알 수 있었다. 그러므로 최적의 클록킹 해법은 페이즈-잡음 기여를 제한하는 대역통과 필터와 ADC의 애퍼처 지터를 최소화하는 클록 진폭 및 슬루율의 일부 증폭으로 구성된다.
본고의 3부는 기존의 클록킹 해법의 성능을 상승시키는 방법에 대한 몇 가지 실제적인 구현을 기술할 것이다.

참고문헌
본고의 보다 자세한 내용을 보려면, www.ti.com/lit/litnumber에서 Acrobat® Reader® 파일을 다운로드 한 후 “litnumber” 부분을 아래 자료의 TI Lit. #로 바꾸면 된다.

관련웹사이트
dataconverter.ti.com

www.ti.com/sc/device/ADS54RF63