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전압 감시기를 최적화하기 위한 방법

전압 감시기는 지난 수십 년 동안 디지털 회로에 아날로그 전압 모니터링을 해왔다. TI는 1983년에 최초의 전압 감시기 TL7705를 출시했다. TL7705는 1.8mA를 소모하고, PDIP(plastic dual-inline package)로 제공되며, 여전히 사용되고 있다. 최근 제품들은 극저전류(TPS3839), 극소형 패키지(TPS3831), 듀얼 채널(TPS3779/80), 높은 정확도(TPS3702), 다채널 다기능 전원 모니터링(TPS386000) 등 다양한 특징을 가지고 있다. 개발자들은 이러한 다양한 제품 옵션을 선택하는 것뿐 아니라, 몇몇 간단한 회로를 추가함으로써 전압 감시기 기능을 최적화할 수 있다. 여러 다양한 방법을 알아보자.

히스터리시스 조절을 위한 저항 추가


그림 1: TPS3710에 히스터리시스 조절을
위한 저항 추가

 

일부 애플리케이션은 표준 감시기에서 일반적으로 제공되는 것보다 넓은 전압 히스터리시스를 필요로 한다. 조절 가능한 감시기의 히스터리시스를 높일 수 있는 방법 중 하나는 출력 핀과 입력 저항 분할기 사이에 저항을 추가하는 것이다.

 그림 1과 같은 일반적인 구성인 경우에, R1과 R2는 임계 전압을 설정하고 R4는 풀업(pull-up) 저항이다. R3을 추가하면 출력(VOUT)에서 분할기 전압으로 피드백 경로를 제공함으로써 적절한 저항을 선택하여 히스터리시스 조절이 가능하다.


공식 1과 공식 2는 그림 1의 회로로 상승 및 하강 임계 값을 계산하기 위한 것이다:

Description:

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음전압 감지
대다수의 시스템은 통신을 위한 레벨 시프트가 요구되는 접지 기반 로직 신호를 사용하기 때문에 음전압을 모니터링 하기 쉽지 않다. 필요한 레벨 시프트를 달성하는 한 가지 방법은 개방 드레인 출력을 사용하는 것이다. 그림 2의 회로도 는 양의 로직을 제공하기 위해 음의 레일에서 레벨 시프트된 출력으로 어떻게 TPS3700을 사용하는지 보여준다.

 


그림 2: 음전압 감지를 위한 TPS3700/1을
추가 구성

그림 2에서 모니터링된 전압(VMON)은 접지에 대한 음전압이다. 양전압과 동일한 방법으로 R1, R2, R3를 사용해서 과전압 및 저전압 제한을 프로그램할 수 있다 (보다 자세한 정보는 제품 데이터 시트 참조). TPS3700 또는 TPS3701의 개방 드레인 출력은 VDD에 종속되지 않는다. 즉, VPULLUP이 양전압이 될 수 있고, 양의 접지 기준 로직 전압은 어떠한 마이크로 컨트롤러 또는 프로세서와도 인터페이스할 수 있다.

앞서 설명한 기법을 사용해서 음전압을 감지하기 위해서는 출력에 추가 다이오드와 저항이 필요하다. 더 적은 부품을 사용해서 음 전압을 감지할 수 있는 또 다른 기법은 양전압을 저항 분할기 전압으로 시프트함으로써 나누어진 임계 전압이 접지에 대해서 양의 값이 되도록 하는 것이다. 4채널 TPS386000 감시기는 저항 체인을 연결할 수 있는 레퍼런스 전압을 제공함으로써 이를 쉽게 한다. (그림 3에서 참조).


그림 3: 외부 전압 레퍼런스를 사용해서
음전압 감지


그림 3에서 VMON(4,NEG) 노드는 음의 모니터링된 전압을 나타내고 VMON(4,POS)는 양의 모니터링된 전압을 나타낸다. 저항 분할기를 양의 채널에서처럼 접지 기반이 아닌 VREF 핀(1.2V 출력)으로 참조하므로 음의 모니터링이 가능하다. 그림 3과 같이 보통 음 채널이 -14.92V 아래로 떨어지고 양 채널이 15.04V보다 높아지면 RESET 출력은 올라간다.

 

P형 JFET을 추가함으로써 잘못된 저전압 출력 신호 제거


그림 4: JFET을 추가함으로써
낮은 VDD일 때 출력 전압 상승 방지

 


대부분 감시기는 정확한 출력을 제공하기 위해서 VDD에서 일정량의 전압을 필요로 하며, 이는 통상적으로 약 800mV이다. 이 전압보다 낮으면 감시기는 출력을 낮추거나 높이는 내부 회로를 제어하지 못한다. 그 결과 디바이스가 풀 다운 할 충분한 여유 공간이 있을 때까지 출력은 풀업 전압으로 상승 할 것이다. 그렇게 할 수 없는 경우에는 P채널 JFET을 추가하여 VDD가 감시기에 전력을 공급하기에 충분하지 않을 때에도 출력을 낮게 유지하게 할 수 있다. 그림 4는 이 예를 보여준다.

그림 5: 출력에서 JFET을 사용할 때와
사용하지 않을 때 TPS3890 스타트업

그림 4에서는 TPS3890의 정상 출력을 VG로 표시하고 있다. VMON(모니터링 되는 전압)이 상승하면 VG의 전압 역시 짧게 약 0.5V 상승한다. 소스-팔로워(source-follower)로 구성된 표준 JFET을 추가함으로써, 소스에서의 전압이 VG의 전압에서 JFET의 임계 전압을 뺀 것을 추적 할 수 있다. 그럼으로써 VG와 VOUT 사이에 약 1V 강하가 발생되고 VG에서 0.5V 상승이 제거된다. 그림 5는 TPS3890 의 출력에서 JFET을 사용한 결과를 보여준다.

다양한 애플리케이션 및 시스템에서 감시기를 필요로 한다. 대부분의 표준 구성은 하나 혹은 2개의 저항 이외에 추가적인 부품을 필요로 하지 않으나, 어떤 애플리케이션에서는 추가 기능이 요구되기 때문에 지금까지 이러한 문제들을 해결하기 위한 기법들을 살펴보았다.


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