Moderne Prozessoren (CPUs) und programmierbarer Schaltkreise (FPGAs) erfordern enge Spannungstoleranzen bei einem steigenden und gleichzeitig dynamischeren Stromverbrauch. Dies erschwert das Stromversorgungsdesign. Bei Verbrauchsspitzen von über > 100 A und Anstiegsraten von mehr als 100 A/μs ist es nicht leicht, die richtige Ausgangskapazität zur Bereitstellung des Einschaltstromverbrauchs bereitzustellen. Hierzu reichen die standardmäßigen Point-of-Load-Design-Techniken nicht mehr aus, sondern es werden neue Methoden zur Auswahl der Ausgangskapazität benötigt.Bei diesem Thema befassen wir uns detailliert mit dem Einschwingverhalten von Reglern, den Auswirkungen der Lastanstiegsrate auf die Auswahl von COUT sowie zwei Methoden zur Berechnung von COUT in Anwendungen zur Stromversorgung von Prozessoren. Die erste Methode verfolgt einen ladungsbasierten Ansatz in der Zeitdomäne. Bei der zweiten Methode wird die Zielimpedanz über einen Bereich von Frequenzen berechnet. Durch die Kombination beider Ansätze lassen sich die Transientenspezifikationen der Hochstrom-Spannungsschiene für FPGA-Kerne erfüllen. Dieses Thema enthält auch einen Überblick über die Ausgangsimpedanz des Reglers und die Lastkennlinien von Reglern sowie die Auswirkung der Reglertopologie auf das Einschwingverhalten.

Warum sollten Sie an dieser Schulung teilnehmen?

• Die besprochenen Prinzipien sind auf eine breite Basis von Applikationen anwendbar
• Grenzen konventioneller Designtechniken werden hervorgehoben
• Hochleistungsprozessoren stellen extreme dynamische Anforderungen an Stromversorgungen

Was werde ich lernen?

• Wie Lasttransienten das Reglerdesign beeinflussen
• Auswahlmethoden für Ausgangskondensatoren
• Einfluss von Kontrollschemata
• Vorteile von DC-Lastleitungen