JAJSW88 データシート

JAJSW88A March 2025 – September 2025 AM62L

PRODUCTION DATA

1
1 特長
2 アプリケーション
3 説明
1. 3.1 機能ブロック図
4 デバイスの比較
1. 4.1 関連製品
5 端子構成および機能
1. 5.1 ピン配置図
2. 5.2 ピン属性
  1. 11
  2. 12
3. 5.3 信号の説明
  1. 14
  2. 5.3.1 ADC
    1. 5.3.1.1 メインドメイン
      1. 17
  3. 5.3.2 CPSW3G
    1. 5.3.2.1 メインドメイン
      1. 20
      2. 21
      3. 22
      4. 23
  4. 5.3.3 CPTS
    1. 5.3.3.1 メインドメイン
      1. 26
  5. 5.3.4 DDRSS
    1. 5.3.4.1 メインドメイン
      1. 29
  6. 5.3.5 DSI
    1. 5.3.5.1 メインドメイン
      1. 32
  7. 5.3.6 DSS
    1. 5.3.6.1 メインドメイン
      1. 35
  8. 5.3.7 ECAP
    1. 5.3.7.1 メインドメイン
      1. 38
      2. 39
      3. 40
  9. 5.3.8 エミュレーションおよびデバッグ
    1. 5.3.8.1 メインドメイン
      1. 43
    2. 5.3.8.2 WKUP ドメイン
      1. 45
  10. 5.3.9 EPWM
    1. 5.3.9.1 メインドメイン
      1. 48
      2. 49
      3. 50
      4. 51
  11. 5.3.10 EQEP
    1. 5.3.10.1 メインドメイン
      1. 54
      2. 55
      3. 56
  12. 5.3.11 GPIO
    1. 5.3.11.1 メインドメイン
      1. 59
    2. 5.3.11.2 WKUP ドメイン
      1. 61
  13. 5.3.12 GPMC
    1. 5.3.12.1 メインドメイン
      1. 64
  14. 5.3.13 I2C
    1. 5.3.13.1 メインドメイン
      1. 67
      2. 68
      3. 69
      4. 70
    2. 5.3.13.2 WKUP ドメイン
      1. 72
  15. 5.3.14 MCAN
    1. 5.3.14.1 メインドメイン
      1. 75
      2. 76
      3. 77
  16. 5.3.15 MCASP
    1. 5.3.15.1 メインドメイン
      1. 80
      2. 81
      3. 82
  17. 5.3.16 MCSPI
    1. 5.3.16.1 メインドメイン
      1. 85
      2. 86
      3. 87
      4. 88
  18. 5.3.17 MDIO
    1. 5.3.17.1 メインドメイン
      1. 91
  19. 5.3.18 MMC
    1. 5.3.18.1 メインドメイン
      1. 94
      2. 95
      3. 96
  20. 5.3.19 OSPI
    1. 5.3.19.1 メインドメイン
      1. 99
  21. 5.3.20 電源
    1. 101
  22. 5.3.21 予約済み
    1. 103
  23. 5.3.22 システム、その他
    1. 5.3.22.1 ブートモードの構成
      1. 5.3.22.1.1 メインドメイン
        
        107
    2. 5.3.22.2 クロック
      1. 5.3.22.2.1 RTC ドメイン
        
        110
      2. 5.3.22.2.2 WKUP ドメイン
        
        112
    3. 5.3.22.3 システム
      1. 5.3.22.3.1 メインドメイン
        
        115
      2. 5.3.22.3.2 RTC ドメイン
        
        117
      3. 5.3.22.3.3 WKUP ドメイン
        
        119
  24. 5.3.23 TIMER
    1. 5.3.23.1 メインドメイン
      1. 122
    2. 5.3.23.2 WKUP ドメイン
      1. 124
  25. 5.3.24 UART
    1. 5.3.24.1 メインドメイン
      1. 127
      2. 128
      3. 129
      4. 130
      5. 131
      6. 132
      7. 133
    2. 5.3.24.2 WKUP ドメイン
      1. 135
  26. 5.3.25 USB
    1. 5.3.25.1 メインドメイン
      1. 138
      2. 139
4. 5.4 ピン接続要件
6 仕様
7 詳細説明
8 アプリケーション、実装、およびレイアウト
9 デバイスおよびドキュメントのサポート
改訂履歴
10メカニカル、パッケージ、および注文情報
1. 10.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）

ANB|373

サーマルパッド・メカニカル・データ

発注情報

7.2.1 Arm Cortex-A53 サブシステム (A53SS)

SoC は、デュアルコア Arm® Cortex®-A53 MPCore™ の 1 クラスタを実装しており、各コアに 32KB の L1 命令キャッシュと 32KB の L1 データキャッシュ、さらに 256KB またはの共有 L2 キャッシュを備えています。

Cortex®-A53 コアは、お客様のアプリケーションを実行するために使用できる汎用プロセッサです。

A53SS は、Arm が提供しテキサス・インスツルメンツが構成した Cortex®-A53 MPCore™ (Arm®-A53 クラスタ) を中心に構築されています。対称型マルチプロセッサ (SMP) アーキテクチャをベースとしているため、高性能と最適な電力管理、デバッグおよびエミュレーション機能を実現します。

A53 プロセッサはマルチイシューアウトオブオーダースーパースカラ実行エンジンであり、L1 命令キャッシュとデータキャッシュを内蔵し、Arm®v8-A アーキテクチャと互換性があります。従来製品に比べ、電力効率が高く、性能が大幅に向上しています。

Arm®v8-A アーキテクチャは、多くの新機能を備えています。たとえば、64 ビットデータ処理、拡張仮想アドレッシング、64 ビット汎用レジスタがあります。A53 プロセッサは、電力効率の優れた 64 ビット処理の実現を目的とした、Arm 初の Arm®v8-A プロセッサです。8 段デュアル発行のインオーダーパイプラインと改良された整数型 Arm® Neon™、浮動小数点ユニット (FPU) とメモリの性能を特徴としています。

A53 CPU は、次の 2 つの実行状態をサポートしています。(AArch32、AArch64) で構成されています。AArch64 ステートにより、A53 CPU は 64 ビットアプリケーションを実行でき、AArch32 ステートによりプロセッサは既存の Arm®v7-A アプリケーションを実行できます。

A53SS は、Arm®v8 暗号化拡張、GICv3 アーキテクチャ、キャッシュに対する ECC およびパリティ保護、コアごとの専用ウォッチドッグタイマ、高スループット 128 ビット VBUSM インターフェイス、さらに内蔵自己テストと信頼性向上のための BISOR を備えた PBIST コントローラなどの高度な機能を統合しています。

詳細については、デバイスのテクニカルリファレンスマニュアルの「プロセッサとアクセラレータ」の章にある「Arm Cortex-A53 サブシステム」セクションを参照してください。