JAJSW88A March   2025  – September 2025 AM62L

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      11
      2.      12
    3. 5.3 信号の説明
      1.      14
      2. 5.3.1  ADC
        1. 5.3.1.1 メイン ドメイン
          1.        17
      3. 5.3.2  CPSW3G
        1. 5.3.2.1 メイン ドメイン
          1.        20
          2.        21
          3.        22
          4.        23
      4. 5.3.3  CPTS
        1. 5.3.3.1 メイン ドメイン
          1.        26
      5. 5.3.4  DDRSS
        1. 5.3.4.1 メイン ドメイン
          1.        29
      6. 5.3.5  DSI
        1. 5.3.5.1 メイン ドメイン
          1.        32
      7. 5.3.6  DSS
        1. 5.3.6.1 メイン ドメイン
          1.        35
      8. 5.3.7  ECAP
        1. 5.3.7.1 メイン ドメイン
          1.        38
          2.        39
          3.        40
      9. 5.3.8  エミュレーションおよびデバッグ
        1. 5.3.8.1 メイン ドメイン
          1.        43
        2. 5.3.8.2 WKUP ドメイン
          1.        45
      10. 5.3.9  EPWM
        1. 5.3.9.1 メイン ドメイン
          1.        48
          2.        49
          3.        50
          4.        51
      11. 5.3.10 EQEP
        1. 5.3.10.1 メイン ドメイン
          1.        54
          2.        55
          3.        56
      12. 5.3.11 GPIO
        1. 5.3.11.1 メイン ドメイン
          1.        59
        2. 5.3.11.2 WKUP ドメイン
          1.        61
      13. 5.3.12 GPMC
        1. 5.3.12.1 メイン ドメイン
          1.        64
      14. 5.3.13 I2C
        1. 5.3.13.1 メイン ドメイン
          1.        67
          2.        68
          3.        69
          4.        70
        2. 5.3.13.2 WKUP ドメイン
          1.        72
      15. 5.3.14 MCAN
        1. 5.3.14.1 メイン ドメイン
          1.        75
          2.        76
          3.        77
      16. 5.3.15 MCASP
        1. 5.3.15.1 メイン ドメイン
          1.        80
          2.        81
          3.        82
      17. 5.3.16 MCSPI
        1. 5.3.16.1 メイン ドメイン
          1.        85
          2.        86
          3.        87
          4.        88
      18. 5.3.17 MDIO
        1. 5.3.17.1 メイン ドメイン
          1.        91
      19. 5.3.18 MMC
        1. 5.3.18.1 メイン ドメイン
          1.        94
          2.        95
          3.        96
      20. 5.3.19 OSPI
        1. 5.3.19.1 メイン ドメイン
          1.        99
      21. 5.3.20 電源
        1.       101
      22. 5.3.21 予約済み
        1.       103
      23. 5.3.22 システム、その他
        1. 5.3.22.1 ブート モードの構成
          1. 5.3.22.1.1 メイン ドメイン
            1.         107
        2. 5.3.22.2 クロック
          1. 5.3.22.2.1 RTC ドメイン
            1.         110
          2. 5.3.22.2.2 WKUP ドメイン
            1.         112
        3. 5.3.22.3 システム
          1. 5.3.22.3.1 メイン ドメイン
            1.         115
          2. 5.3.22.3.2 RTC ドメイン
            1.         117
          3. 5.3.22.3.3 WKUP ドメイン
            1.         119
      24. 5.3.23 TIMER
        1. 5.3.23.1 メイン ドメイン
          1.        122
        2. 5.3.23.2 WKUP ドメイン
          1.        124
      25. 5.3.24 UART
        1. 5.3.24.1 メイン ドメイン
          1.        127
          2.        128
          3.        129
          4.        130
          5.        131
          6.        132
          7.        133
        2. 5.3.24.2 WKUP ドメイン
          1.        135
      26. 5.3.25 USB
        1. 5.3.25.1 メイン ドメイン
          1.        138
          2.        139
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  電源投入時間 (POH)
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  消費電力の概略
    7. 6.7  電気的特性
      1. 6.7.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.7.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.7.3  高周波発振器 (HFOSC) の電気的特性
      4. 6.7.4  低周波数発振器 (LFXOSC) の電気的特性
      5. 6.7.5  SDIO の電気的特性
      6. 6.7.6  LVCMOS の電気的特性
      7. 6.7.7  1P8-LVCMOS の電気的特性
      8. 6.7.8  RTC-LVCMOS の電気的特性
      9. 6.7.9  ADC の電気的特性
      10. 6.7.10 DSI (D-PHY) の電気的特性
      11. 6.7.11 USB2PHY の電気的特性
      12. 6.7.12 DDR の電気的特性
    8. 6.8  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.8.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.8.2 ハードウェア要件
      3. 6.8.3 プログラミング シーケンス
      4. 6.8.4 ハードウェア保証への影響
    9. 6.9  熱抵抗特性
      1. 6.9.1 ANB パッケージの熱抵抗特性
    10. 6.10 温度センサの特性
    11. 6.11 タイミングおよびスイッチング特性
      1. 6.11.1 タイミング パラメータおよび情報
      2. 6.11.2 電源要件
        1. 6.11.2.1 電源スルーレートの要件
        2. 6.11.2.2 電源シーケンス
          1. 6.11.2.2.1 低消費電力モードのシーケンスなし
          2. 6.11.2.2.2 RTCのみの低消費電力モードシーケンス
          3. 6.11.2.2.3 RTC + IO + DDR低消費電力モードのシーケンス
      3. 6.11.3 システムのタイミング
        1. 6.11.3.1 リセット タイミング
        2. 6.11.3.2 クロックのタイミング
      4. 6.11.4 クロック仕様
        1. 6.11.4.1 入力クロック / 発振器
          1. 6.11.4.1.1 WKUP_OSC0 内部発振器クロック ソース
            1. 6.11.4.1.1.1 負荷容量
            2. 6.11.4.1.1.2 シャント容量
          2. 6.11.4.1.2 WKUP_OSC0 LVCMOS デジタル クロック ソース
          3. 6.11.4.1.3 LFOSC0 内部発振器クロック ソース
          4. 6.11.4.1.4 LFOSC0 LVCMOS デジタル クロック ソース
          5. 6.11.4.1.5 LFOSC0 を使用しない場合
        2. 6.11.4.2 出力クロック
        3. 6.11.4.3 PLL
        4. 6.11.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.11.5 ペリフェラル
        1. 6.11.5.1  CPSW3G
          1. 6.11.5.1.1 CPSW3G MDIO のタイミング
          2. 6.11.5.1.2 CPSW3G RMII のタイミング
          3. 6.11.5.1.3 CPSW3G RGMII のタイミング
        2. 6.11.5.2  CPTS
        3. 6.11.5.3  DDRSS
        4. 6.11.5.4  DSI
        5. 6.11.5.5  DSS
        6. 6.11.5.6  ECAP
        7. 6.11.5.7  エミュレーションおよびデバッグ
          1. 6.11.5.7.1 トレース
          2. 6.11.5.7.2 JTAG
        8. 6.11.5.8  EPWM
        9. 6.11.5.9  EQEP
        10. 6.11.5.10 GPIO
        11. 6.11.5.11 GPMC
          1. 6.11.5.11.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.11.5.11.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.11.5.11.3 GPMC および NAND フラッシュ — 非同期モード
        12. 6.11.5.12 I2C
        13. 6.11.5.13 MCAN
        14. 6.11.5.14 MCASP
        15. 6.11.5.15 MCSPI
          1. 6.11.5.15.1 MCSPI — コントローラ モード
          2. 6.11.5.15.2 MCSPI — ペリフェラル モード
        16. 6.11.5.16 MMCSD
          1. 6.11.5.16.1 MMC0 - eMMC/SD/ SDIO インターフェイス
            1. 6.11.5.16.1.1  レガシー SDR モード
            2. 6.11.5.16.1.2  高速 SDR モード
            3. 6.11.5.16.1.3  高速 DDR モード
            4. 6.11.5.16.1.4  HS200 モード
            5. 6.11.5.16.1.5  デフォルト速度モード
            6. 6.11.5.16.1.6  高速モード
            7. 6.11.5.16.1.7  UHS–I SDR12 モード
            8. 6.11.5.16.1.8  UHS–I SDR25 モード
            9. 6.11.5.16.1.9  UHS–I SDR50 モード
            10. 6.11.5.16.1.10 UHS–I DDR50 モード
            11. 6.11.5.16.1.11 UHS–I SDR104 モード
          2. 6.11.5.16.2 MMC1/MMC2 - SD/SDIO インターフェイス
            1. 6.11.5.16.2.1 デフォルト速度モード
            2. 6.11.5.16.2.2 高速モード
            3. 6.11.5.16.2.3 UHS–I SDR12 モード
            4. 6.11.5.16.2.4 UHS–I SDR25 モード
            5. 6.11.5.16.2.5 UHS–I SDR50 モード
            6. 6.11.5.16.2.6 UHS–I DDR50 モード
            7. 6.11.5.16.2.7 UHS–I SDR104 モード
        17. 6.11.5.17 OSPI
          1. 6.11.5.17.1 OSPI0 PHY モード
            1. 6.11.5.17.1.1 PHY データ トレーニング付き OSPI0
            2. 6.11.5.17.1.2 データ トレーニングなし OSPI0
              1. 6.11.5.17.1.2.1 OSPI0 PHY SDR のタイミング
          2. 6.11.5.17.2 OSPI0 タップ モード
            1. 6.11.5.17.2.1 OSPI0 タップ SDR のタイミング
            2. 6.11.5.17.2.2 OSPI0 タップ DDR のタイミング
        18. 6.11.5.18 タイマ
        19. 6.11.5.19 UART
        20. 6.11.5.20 USB
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-A53 サブシステム (A53SS)
    3. 7.3 その他のサブシステム
      1. 7.3.1 データ移動サブシステム (DMSS：Data Movement Subsystem)
      2. 7.3.2 ペリフェラル DMA コントローラ (PDMA)
    4. 7.4 ペリフェラル
      1. 7.4.1  ADC
      2. 7.4.2  ギガビット イーサネット スイッチ (CPSW3G)
      3. 7.4.3  DDR サブシステム (DDRSS)
      4. 7.4.4  ディスプレイ サブシステム (DSS)
      5. 7.4.5  拡張キャプチャ (ECAP)
      6. 7.4.6  エラー特定モジュール (ELM)
      7. 7.4.7  拡張パルス幅変調 (EPWM)
      8. 7.4.8  拡張直交エンコーダ パルス (eQEP)
      9. 7.4.9  汎用インターフェイス (GPIO)
      10. 7.4.10 汎用メモリ コントローラ (GPMC)
      11. 7.4.11 グローバル時間ベース カウンタ (GTC)
      12. 7.4.12 I2C (Inter-Integrated Circuit)
      13. 7.4.13 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      14. 7.4.14 マルチチャネル オーディオ シリアル ポート (MCASP)
      15. 7.4.15 マルチチャネル シリアル ペリフェラル インターフェイス (MCSPI)
      16. 7.4.16 マルチメディア カード セキュア デジタル (MMCSD)
      17. 7.4.17 オクタル シリアル ペリフェラル インターフェイス (OSPI)
      18. 7.4.18 タイマ
      19. 7.4.19 リアルタイム クロック (RTC)
      20. 7.4.20 UART (ユニバーサル非同期レシーバ / トランスミッタ)
      21. 7.4.21 ユニバーサル シリアル バス サブシステム (USBSS)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源の設計
        2. 8.1.1.2 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 DDR 基板の設計およびレイアウトのガイドライン
      2. 8.2.2 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.2.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.2.2 外部ボードのループバック
        3. 8.2.2.3 DQS (オクタル SPI デバイスでのみ使用可能)
      3. 8.2.3 USB VBUS 設計ガイドライン
      4. 8.2.4 高速差動信号のルーティング ガイド
      5. 8.2.5 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11.   改訂履歴
  12. 10メカニカル、パッケージ、および注文情報
    1. 10.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ANB|373
サーマルパッド・メカニカル・データ
発注情報
6.11.2.2.3 RTC + IO + DDR低消費電力モードのシーケンス

RTC+IO + DDR 低消費電力モードを使用する場合のデバイスの電力要件を表 6-7、図 6-10、図 6-11、図 6-12で定義します。

表 6-7 RTC+IO + DDR 低消費電力モードのシーケンス–電源/信号の割り当て 次をご覧ください。図 6-7、図 6-8、図 6-9
波形 電源 / 信号名
A システム電力
B VDDSHV0(1)、VDDSHV1(1)、VDDA_3P3_USB
C VDDSHV0(2)、VDDSHV1(2)、VDDS_OSC0(3)、VDDA_PLL0、(3)VDDA_PLL1(3)、VDDS_WKUP、VDDS0、VDDS1、VDDA_ADC(3)、VDDA_1P8_DSI(3)、VDDA_1P8_USB(4)、VDDS_RTC(3)
D VDDA_3P3_SDIO(5)(6)、VDDSHV2(5)、VDDSHV3(5)、VDDSHV4(5)
E VDD_RTC(7)
F RTC_PORz(8)
G VDDS_DDR(9)
H VDD_CORE(10)、VDDA_CORE_CSI_DSI(11)、VDDA_CORE_DSI_CLK(11)、VDDA_CORE_USB(11)、VDDA_DDR_PLL0(11)
I WKUP_OSC0_XI、WKUP_OSC0_XO
J PORz
K PMIC_LPM_EN0(12)
(1) VDDSHV0 と VDDSHV1 は、アプリケーションの要件に応じて 1.8V または 3.3V で動作させることができるデュアル電圧 IO 電源です。VDDSHVx [x = 0 ～ 1] IO 電源のいずれかが 3.3V で動作している場合、この波形で定義された 3.3V ランプ期間中、その他の 3.3V 電源によって電圧を低下させます。
(2) VDDSHV0 と VDDSHV1 は、アプリケーションの要件に応じて 1.8V または 3.3V で動作させることができるデュアル電圧 IO 電源です。VDDSHVx [x = 0 ～ 1] IO 電源のいずれかが 1.8V で動作している場合、この波形で定義された 1.8V ランプ期間中、その他の 1.8V 電源によって電圧を低下させます。
(3) VDDS_OSC0、VDDA_PLL0、VDDA_PLL1、VDDA_ADC、VDDA_1P8_DSI、および VDDA_1P8_USB は、RTC+ IO + DDR 低消費電力モードに移行すると、電力を節約するために電源がオフになることがあります。
(4) RTC + IO + DDR 低消費電力モードを使用する場合、VDDS_RTC は常時オンの電源に接続しなければなりません。
(5) VDDA_3P3_SDIO は、その他の電源レールに依存せずに、パワーアップ、パワーダウンをサポートするように設計されています。VDDSHV2、VDDSHV3、VDDSHV4 は、その他の電源レールに依存せずに、パワーアップ、パワーダウン、または動的電圧変化をサポートするように設計されています。この機能は、UHS-I SD カードをサポートするために必要です。
(6) VDDA_3P3_SDIO は、内部 SDIO_LDO の 3.3V 電源レールです。この電源レールには、MMC1 に接続された UHS-I SD カードに電力を供給する同じ 3.3V 電源から電力を供給する必要があります。これにより、SD カードの電源がオフになって SD カードをリセットするときに、MMC1 IO と SD カード IO は同時にパワーアップとパワーダウンを行うことができます。この使用事例では、SDIO_LDO 出力 (CAP_VDDSHV_MMC) を使用して VDDSHV3 IO 電源レールに電力を供給します。VDDA_3P3_SDIO 電源レールとともにランプアップとランプダウンを行います。
(7) RTC + IO + DDR 低消費電力モードを使用する場合、VDD_RTC は常時オンの電源に接続しなければなりません。
(8) VDDS_RTC および VDD_RTC 電源レールが有効になると、RTC_PORz を解放することができます。
(9) VDDS_DDR には特定の電源シーケンス要件はありませんが、DDR デバイスの JEDEC 規格では、パワーアップおよびパワーダウンシーケンス中は、VDD1 電源レールの電位が常に VDD2 電源レールの電位より大きいことが必要です。
(10) パワーアップ時またはパワーダウン時に、VDDR_CORE に印加される電位がVDD_RTC に印加される電位に 0.18V を加えた電位を超えないようにしなければなりません。これにより、VDD_RTC の電圧を VDD_CORE より先に上昇させ、VDD_CORE よりも後に下降させる必要があります。
(11) VDDA_CORE_DSI, VDDA_CORE_DSI_CLK, VDDA_CORE_USB, VDDA_DDR_PLL0 は、同じ電源を使用するものとします。VDD_CORE と VDDA_CORE_USB の間の電圧差が ± 1% 以内になるよう注意する必要があります。
(12) RTC_PORzがアサートされている間、PMIC_LPM_EN0は、弱い内部プルアップによってHighにプルアップされます。弱い内部プルアップはオフになり、RTC_PORzの立ち上がり時にPMIC_LPM_EN0がHighに駆動されます。RTCモジュールは、PMIC_LPM_EN0をLowに駆動してRTC+ IO + DDR 低消費電力モードに移行し、PMIC_LPM_en0をHighに駆動してRTC+ IO + DDR 低消費電力モードを終了するようにS設定できますその結果、PMIC_LPM_EN0を使用して、VDD_COREとすべての1.8V アナログ電源レールへの電源オン/オフを繰り返すことができます。
AM62L RTC + IO + DDR 低消費電力モードのパワーアップシーケンス図 6-10 RTC + IO + DDR 低消費電力モードのパワーアップシーケンス
AM62L RTC + IO + DDR 低消費電力モードの開始/終了シーケンス図 6-11 RTC + IO + DDR 低消費電力モードの開始/終了シーケンス
AM62L RTC + IO + DDR 低消費電力モードのパワーダウンシーケンス図 6-12 RTC + IO + DDR 低消費電力モードのパワーダウンシーケンス