JAJSEV0H July   2016  – July 2026 DP83822H , DP83822HF , DP83822I , DP83822IF

PRODUCTION DATA  

1.   1
2. 1 特長
3. 2 アプリケーション
4. 3 説明
5. 4 デバイス比較表
6. 5 ピン構成および機能
7. 6 仕様
   1. 6.1  絶対最大定格
   2. 6.2  ESD 定格
   3. 6.3  推奨動作条件
   4. 6.4  熱に関する情報
   5. 6.5  電気的特性
   6. 6.6  タイミング要件、パワーアップのタイミング
   7. 6.7  タイミング要件、XI クロックが不安定な状態でのパワーアップ
   8. 6.8  タイミング要件、リセット タイミング
   9. 6.9  タイミング要件、シリアル マネージメントのタイミング
   10. 6.10 タイミング要件、100Mbps MII 送信タイミング
   11. 6.11 タイミング要件、100Mbps MII 受信タイミング
   12. 6.12 タイミング要件、10Mbps MII 送信タイミング
   13. 6.13 タイミング要件、10Mbps MII 受信タイミング
   14. 6.14 タイミング要件、RMII 送信のタイミング
   15. 6.15 タイミング要件、RMII 受信タイミング
   16. 6.16 タイミング要件、RGMII
   17. 6.17 通常リンク パルス タイミング
   18. 6.18 オートネゴシエーション高速リンク パルス (FLP) のタイミング
   19. 6.19 10BASE-Te ジャバーのタイミング
   20. 6.20 100BASE-TX 送信レイテンシ タイミング
   21. 6.21 100BASE-TX 受信レイテンシ タイミング
   22. 6.22 タイミング図
   23. 6.23 代表的特性
8. 7 詳細説明
   1. 7.1 概要
   2. 7.2 機能ブロック図
   3. 7.3 機能説明
      1. 7.3.1 EEE (Energy Efficient Ethernet)
         1. 7.3.1.1 EEE の概要
         2. 7.3.1.2 EEE ネゴシエーション
      2. 7.3.2 WoL (Wake-on-LAN) パケット検出
         1. 7.3.2.1 マジック パケット構造
         2. 7.3.2.2 マジック パケットの例
         3. 7.3.2.3 Wake-on-LAN の構成と状態
      3. 7.3.3 IEEE 1588 タイム スタンプのフレーム スタート検出
      4. 7.3.4 クロック出力
   4. 7.4 デバイスの機能モード
      1. 7.4.1  MAC インターフェイス
         1. 7.4.1.1 MII (Media Independent Interface)
         2. 7.4.1.2 RMII (Reduced Media Independent Interface)
         3. 7.4.1.3 RMII リピータ モード
         4. 7.4.1.4 RGMII (Reduced Gigabit Media Independent Interface)
      2. 7.4.2  シリアル マネージメント インターフェイス
         1. 7.4.2.1 拡張レジスタ スペース アクセス
         2. 7.4.2.2 書き込みアドレス動作
         3. 7.4.2.3 読み出しアドレス動作
         4. 7.4.2.4 書き込み（ポスト インクリメントなし）動作
         5. 7.4.2.5 読み出し (ポスト インクリメントなし) 動作
         6. 7.4.2.6 書き込み（ポスト インクリメント）動作
         7. 7.4.2.7 読み出し (ポスト インクリメント) 動作
         8. 7.4.2.8 書き込み動作の例 (ポスト インクリメントなし)
         9. 7.4.2.9 読み出し動作の例 (ポスト インクリメントなし)
      3. 7.4.3  100BASE-TX
         1. 7.4.3.1 100BASE-TX トランスミッタ
            1. 7.4.3.1.1 コード グループのコード化と注入
            2. 7.4.3.1.2 スクランブル機能
            3. 7.4.3.1.3 NRZ から NRZI へのエンコーダ
            4. 7.4.3.1.4 バイナリから MLT-3 へのコンバータ
         2. 7.4.3.2 100BASE-TX レシーバ
      4. 7.4.4  100BASE-FX
         1. 7.4.4.1 100BASE-FX 送信
         2. 7.4.4.2 100BASE-FX 受信
      5. 7.4.5  10BASE-Te
         1. 7.4.5.1 スケルチ
         2. 7.4.5.2 通常リンク パルスの検出と生成
         3. 7.4.5.3 ジャバー
         4. 7.4.5.4 アクティブ リンクの極性検出と訂正
      6. 7.4.6  オートネゴシエーション (速度 / 二重モード選択)
      7. 7.4.7  Auto-MDIX の解決
      8. 7.4.8  ループバック モード
         1. 7.4.8.1 ニアエンド ループバック
         2. 7.4.8.2 MII のループバック
         3. 7.4.8.3 PCS のループバック
         4. 7.4.8.4 デジタル ループバック
         5. 7.4.8.5 アナログ ループバック
         6. 7.4.8.6 ファーエンド (リバース) ループバック
      9. 7.4.9  BIST の構成
      10. 7.4.10 ケーブル診断
          1. 7.4.10.1 TDR
      11. 7.4.11 高速リンク ダウン機能
   5. 7.5 プログラミング
      1. 7.5.1 ハードウェア ブートストラップ構成
      2. 7.5.2 LED の構成
      3. 7.5.3 PHY アドレスの設定
9. 8 レジスタ マップ
10. 9 アプリケーションと実装
    1. 9.1 使用上の注意
    2. 9.2 代表的なアプリケーション
       1. 9.2.1 TPI ネットワーク回路
          1. 9.2.1.1 設計要件
          2. 9.2.1.2 詳細な設計手順
          3. 9.2.1.3 アプリケーション曲線
       2. 9.2.2 ファイバ ネットワーク回路
          1. 9.2.2.1 設計要件
             1. 9.2.2.1.1 クロック要件
                1. 9.2.2.1.1.1 発振器
                2. 9.2.2.1.1.2 水晶振動子
          2. 9.2.2.2 詳細な設計手順
             1. 9.2.2.2.1 MII のレイアウト ガイドライン
             2. 9.2.2.2.2 RMII のレイアウト ガイドライン
             3. 9.2.2.2.3 RGMII のレイアウト ガイドライン
             4. 9.2.2.2.4 MDI のレイアウト ガイドライン
          3. 9.2.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
       1. 9.3.1 電源特性
    4. 9.4 レイアウト
       1. 9.4.1 レイアウトのガイドライン
          1. 9.4.1.1 信号トレース
          2. 9.4.1.2 復帰パス
          3. 9.4.1.3 トランスのレイアウト
             1. 9.4.1.3.1 トランスに関する推奨事項
          4. 9.4.1.4 金属注入
          5. 9.4.1.5 PCB 層スタッキング
       2. 9.4.2 レイアウト例
11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
       1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
12. 11改訂履歴
13. 12メカニカル、パッケージ、および注文情報

DP83822 堅牢、低消費電力 10/100Mbps イーサネット物理層トランシーバ

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