JAJSJ89E December   2019  – May 2022 ISO6740-Q1 , ISO6741-Q1 , ISO6742-Q1

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 概要 (続き)
  6. 6 ピン構成および機能
  7. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電力定格
    6. 7.6  絶縁仕様
    7. 7.7  安全関連認証
    8. 7.8  安全限界値
    9.     電気的特性 - 5V 電源
    10. 7.9  電源電流特性 - 5V 電源
    11. 7.10 電気的特性 - 3.3V 電源
    12. 7.11 電源電流特性 - 3.3V 電源
    13. 7.12 電気的特性 - 2.5V 電源 
    14. 7.13 電源電流特性 - 2.5V 電源
    15.     電気的特性 - 1.8V 電源
    16. 7.14 電源電流特性 - 1.8V 電源
    17. 7.15 スイッチング特性 - 5V 電源
    18. 7.16 スイッチング特性 - 3.3V 電源
    19. 7.17 スイッチング特性 - 2.5V 電源
    20. 7.18 スイッチング特性 - 1.8V 電源
    21. 7.19 絶縁特性曲線
    22. 7.20 代表的特性
  8. 8 パラメータ測定情報
  9. 9 詳細説明
    1. 9.1 概要
    2. 9.2 機能ブロック図
    3. 9.3 機能説明
      1. 9.3.1 電磁両立性 (EMC) に関する検討事項
    4. 9.4 デバイスの機能モード
      1. 9.4.1 デバイス I/O 回路図
  10. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 設計要件
      2. 10.2.2 詳細な設計手順
      3. 10.2.3 アプリケーション曲線
        1. 10.2.3.1 絶縁寿命
  11. 11電源に関する推奨事項
  12. 12レイアウト
    1. 12.1 レイアウトのガイドライン
      1. 12.1.1 PCB 材料
    2. 12.2 レイアウト例
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 ドキュメントのサポート
      1. 13.1.1 関連資料
    2. 13.2 ドキュメントの更新通知を受け取る方法
    3. 13.3 サポート・リソース
    4. 13.4 商標
    5. 13.5 Electrostatic Discharge Caution
    6. 13.6 Glossary
  14. 14メカニカル、パッケージ、および注文情報
    1. 14.1 付録：パッケージ･オプション
    2. 14.2 テープおよびリール情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DW|16
サーマルパッド・メカニカル・データ
発注情報

9.3.1 電磁両立性 (EMC) に関する検討事項

過酷な産業用環境で使用される多くのアプリケーションは、静電気放電 (ESD)、電気的高速過渡現象 (EFT)、サージ、電磁放射のような外乱の影響を受けやすくなっています。これらの電磁妨害は、IEC 61000-4-x や CISPR 25 などの国際規格により規制されています。システム・レベルの性能と信頼性は、アプリケーション基板の設計しレイアウトに大きく左右されますが、ISO674x-Q1 ファミリのデバイスは、数多くのチップ・レベルの設計改善を取り入れて、システム全体の堅牢性を高めています。改善項目の一部を以下に示します。

  • 入出力信号ピンおよびチップ間のボンド・パッドに、堅牢な ESD 保護セル。
  • 電源ピンおよびグランド・ピンに、ESD セルの低抵抗接続。
  • 高電圧絶縁コンデンサの性能を強化し、ESD、EFT、サージの各イベントに対する耐性を向上。
  • 低インピーダンス・パスを経由して不要な高エネルギー信号をバイパスする、オンチップ・デカップリング・コンデンサの大容量化。
  • ガード・リングによって PMOS デバイスと NMOS デバイスを相互に絶縁し、寄生 SCR がトリガされるのを防止。
  • 完全差動内部動作を確保し、絶縁バリアをまたぐ同相電流を低減。