JAJSCZ6G データシート

JAJSCZ6G March 2017 – August 2021 ISOW7840 , ISOW7841 , ISOW7842 , ISOW7843 , ISOW7844

PRODUCTION DATA

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）

DWE|16
- MPSS091

サーマルパッド・メカニカル・データ

発注情報

12.1 レイアウトのガイドライン

低 EMI の PCB 設計を実現するには、少なくとも 4 層が必要です (図 12-1を参照)。層の構成は、上層から下層に向かって、高速信号層、グランド・プレーン、電源プレーン、低周波数信号層の順に配置する必要があります。

上層に高速パターンを配線することにより、ビアの使用 (およびそれに伴うインダクタンスの発生) を避けて、データ・リンクのトランスミッタおよびレシーバ回路とアイソレータとの間のクリーンな相互接続が可能になります。
高速信号層の次の層に、ベタのグランド・プレーンを配置することにより、伝送ライン接続のインピーダンスを制御し、リターン電流のための優れた低インダクタンス・パスを実現します。
グランド・プレーンの次の層に、電源プレーンを配置すると、高周波バイパス容量を約 100 pF/in² 増加させることができます。
最下層に低速の制御信号を配線すれば、通常、これらの信号リンクには、ビアのような不連続性を許容するマージンがあるため、高い柔軟性が得られます。
デカップリング・コンデンサは、V_CC および V_ISO ピンにできるだけ近づけて配置してください。

電源プレーンまたは信号層の追加が必要な場合は、対称性を保つために、第2の電源系統またはグランド・プレーン系統を層構成に追加します。これにより、基盤の層構成は機械的に安定し、反りを防ぎます。また、各電源系統の電源プレーンとグランド・プレーンを互いに近づけて配置できるため、高周波バイパス容量を大幅に増やすことができます。

デバイスには放熱用のサーマル・パッドがないため、デバイスは各 GND ピンを通じて放熱します。デバイスの内部接合部温度が許容できないレベルに上昇するのを防ぐため、両方の GND ピンに十分な銅パターンを確保してください。

信号および電力の絶縁デバイスが内蔵されているため、システム設計の簡素化、基板面積の削減を実現できます。デバイスに低インダクタンスのマイクロトランスを使用する場合には、高周波スイッチングが必要になり、ディスクリート・ソリューションに比べて放射エミッションが高くなります。このデバイスは、オンチップ回路手法を使用して、競合ソリューションよりも放射を低減しています。システム・レベルで放射エミッションをさらに低減する方法については、『ISOW7841 統合信号および電源アイソレータを使用する低放射の設計』アプリケーション・レポートを参照してください。