JAJSUF7B April   2024  – August 2025 IWRL6432AOP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 機能ブロック図
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2.     10
    3. 6.2 信号の説明
      1.      12
      2.      13
      3.      14
      4.      15
      5.      16
      6.      17
      7.      18
      8.      19
      9.      20
      10.      21
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      14.      25
      15.      26
      16.      27
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  電源投入時間 (POH)
    4. 7.4  推奨動作条件
    5. 7.5  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 7.5.1 OTP eFuse プログラミングの推奨動作条件
      2. 7.5.2 ハードウェア要件
      3. 7.5.3 ハードウェア保証への影響
    6. 7.6  電源仕様
      1. 7.6.1 消費電力が最適化された 3.3V I/O トポロジ
      2. 7.6.2 消費電力が最適化された 1.8V I/O トポロジ
      3. 7.6.3 BOM が最適化された 3.3V I/O トポロジ
      4. 7.6.4 BOM が最適化された 1.8V I/O トポロジ
      5. 7.6.5 システム トポロジ
        1. 7.6.5.1 電源トポロジ
          1. 7.6.5.1.1 BOM 最適化モード
          2. 7.6.5.1.2 消費電力最適化モード
      6. 7.6.6 BOM 最適化トポロジのための内部 LDO 出力デカップリング コンデンサおよびレイアウト条件
        1. 7.6.6.1 単一コンデンサ レール
          1. 7.6.6.1.1 1.2V デジタル LDO
        2. 7.6.6.2 2 コンデンサ レール
          1. 7.6.6.2.1 1.2V RF LDO
          2. 7.6.6.2.2 1.2V SRAM LDO
          3. 7.6.6.2.3 1.0V RF LDO
      7. 7.6.7 ノイズおよびリップルの仕様
    7. 7.7  パワー セーブ モード
      1. 7.7.1 標準消費電力の値
    8. 7.8  電圧レールごとのピーク電流要件
    9. 7.9  サポート対象 DFE 機能
    10. 7.10 RF 仕様
    11. 7.11 CPU の仕様
    12. 7.12 熱抵抗特性
    13. 7.13 アンテナ放射パターン
      1. 7.13.1 レシーバのアンテナ放射パターン
      2. 7.13.2 トランスミッタのアンテナ放射パターン
    14. 7.14 アンテナ位置
    15. 7.15 タイミングおよびスイッチング特性
      1. 7.15.1  電源シーケンスおよびリセット タイミング
      2. 7.15.2  同期フレーム トリガ
      3. 7.15.3  入力クロックおよび発振器
        1. 7.15.3.1 クロック仕様
      4. 7.15.4  マルチチャネル バッファ付き / 標準シリアル ペリフェラル インターフェイス (McSPI)
        1. 7.15.4.1 McSPI の特長
        2. 7.15.4.2 SPI のタイミング条件
        3. 7.15.4.3 SPI - コントローラ モード
          1. 7.15.4.3.1 SPI - コントローラ モードのタイミングおよびスイッチング要件
          2. 7.15.4.3.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - コントローラ モード
        4. 7.15.4.4 SPI - ペリフェラル モード
          1. 7.15.4.4.1 SPI のタイミングおよびスイッチング要件 - ペリフェラル モード
          2. 7.15.4.4.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - セカンダリ モード
      5. 7.15.5  RDIF インターフェイスの構成
        1. 7.15.5.1 RDIF インターフェイスのタイミング
        2. 7.15.5.2 RDIF データ形式
      6. 7.15.6  汎用入出力 (General-Purpose Input/Output)
        1. 7.15.6.1 出力タイミングと負荷容量 (CL) のスイッチング特性
      7. 7.15.7  CAN-FD (Controller Area Network - Flexible Data-rate)
        1. 7.15.7.1 CANx TX および RX ピンの動的特性
      8. 7.15.8  シリアル通信インターフェイス (SCI)
        1. 7.15.8.1 SCI のタイミング要件
      9. 7.15.9  I2C (Inter-Integrated Circuit Interface)
        1. 7.15.9.1 I2C のタイミング要件
      10. 7.15.10 クワッド シリアル ペリフェラル インターフェイス (QSPI)
        1. 7.15.10.1 QSPI のタイミング条件
        2. 7.15.10.2 QSPI 入力 (読み取り) タイミングのタイミング要件
        3. 7.15.10.3 QSPI スイッチング特性
      11. 7.15.11 JTAG インターフェイス
        1. 7.15.11.1 JTAG のタイミング条件
        2. 7.15.11.2 IEEE 1149.1 JTAG のタイミング要件
        3. 7.15.11.3 IEEE 1149.1 JTAG の推奨動作条件に対するスイッチング特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 サブシステム
      1. 8.3.1 RF およびアナログ サブシステム
      2. 8.3.2 クロック サブシステム
      3. 8.3.3 送信サブシステム
      4. 8.3.4 受信サブシステム
      5. 8.3.5 プロセッサ サブシステム
      6. 8.3.6 ホスト インターフェイス
      7. 8.3.7 アプリケーション サブシステム Cortex-M4F
      8. 8.3.8 ハードウェア アクセラレータ (HWA1.2) の特長
        1. 8.3.8.1 ハードウェア アクセラレータ機能 HWA1.1 と HWA1.2 の違い
    4. 8.4 その他のサブシステム
      1. 8.4.1 ユーザー アプリケーション向け GPADC チャネル (サービス)
      2. 8.4.2 GPADC のパラメータ
    5. 8.5 メモリ パーティションの選択
    6. 8.6 ブート モード
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 アプリケーション情報
    2. 9.2 リファレンス回路図
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスの命名規則
    2. 10.2 ツールとソフトウェア
    3. 10.3 ドキュメントのサポート
    4. 10.4 サポート リソース
    5. 10.5 商標
    6. 10.6 静電放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • AMY|101
サーマルパッド・メカニカル・データ
発注情報

7.6.6 BOM 最適化トポロジのための内部 LDO 出力デカップリング コンデンサおよびレイアウト条件

このセクションでは、デカップリング コンデンサの推奨値と、内部 LDO 出力パスの特定の部分の寄生インダクタンスおよび抵抗の許容値の範囲を示します。すべての低ドロップアウト レギュレータと同様、本内部 LDO では、内部制御ループを安定させるため、出力と GND との間に出力コンデンサを接続する必要があります。温度による変動が小さい X7R タイプのコンデンサを使うことをお勧めします。下表に、コンデンサの最小値と最大値を示します。この表には、与えられたコンデンサの DC バイアスによる変動、許容誤差、温度変動が含まれます。

注:
  1. 寄生素子の値が規定範囲内に収まらない場合、本デバイスの性能が低下する可能性があります。
  2. 標準値のデカップリング コンデンサの使用を推奨します。範囲の端付近の容量値を選択すると、性能が低下する可能性があります。選択されたコンデンサの動作範囲が、規定された範囲を上回ることができないためです。