JAJSXB9 October   2025 SN74LVC1G09B

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5.   5
  6. 4 ピン構成および機能
  7. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
  8. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 オープン ドレイン CMOS 出力
      2. 6.3.2 部分的パワー ダウン (Ioff)
      3. 6.3.3 標準 CMOS 入力
      4. 6.3.4 クランプ ダイオード構造
    4. 6.4 デバイスの機能モード
  9. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
        1. 7.2.1.1 電源に関する考慮事項
        2. 7.2.1.2 入力に関する考慮事項
        3. 7.2.1.3 出力に関する考慮事項
      2. 7.2.2 詳細な設計手順
      3. 7.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  10. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  11. 9 改訂履歴
  12. 10メカニカル、パッケージ、および注文情報
    1. 10.1 テープおよびリール情報
    2. 10.2 メカニカル データ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.3.2 部分的パワー ダウン (Ioff)

このデバイスには、電源ピンが 0V に保持されているときにすべての出力をディセーブルにする回路が搭載されています。ディセーブルになっているときは、印加される入力電圧に関係なく、出力は電流のソースとシンクのどちらも行いません。各出力のリーク電流の量は、「電気的特性」表の Ioff 仕様によって定義されます。