JAJSGS5Q April   2009  – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成と機能
    1. 5.1 ピン構造図
    2. 5.2 信号概要
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 – 車載用
    3. 6.3  ESD 定格 – 民生用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 TMS320F2803x の消費電流 (60MHz の SYSCLKOUT)
      2. 6.5.2 消費電流の低減
      3. 6.5.3 消費電流グラフ (VREG 有効)
    6. 6.6  電気的特性
    7. 6.7  熱抵抗特性
      1. 6.7.1 PN パッケージ
      2. 6.7.2 PAG パッケージ
      3. 6.7.3 RSH パッケージ
    8. 6.8  熱設計の検討事項
    9. 6.9  MCU との JTAG デバッグ プローブ接続 (信号バッファリングなし)
    10. 6.10 パラメータ情報
      1. 6.10.1 タイミング パラメータの記号
      2. 6.10.2 タイミング パラメータに関する一般的な注意事項
    11. 6.11 テスト負荷回路
    12. 6.12 電源シーケンス
      1. 6.12.1 リセット (XRS) のタイミング要件
      2. 6.12.2 リセット (XRS) のスイッチング特性
    13. 6.13 クロック仕様
      1. 6.13.1 デバイス クロック表
        1. 6.13.1.1 2803x のクロックの一覧表 (60MHz デバイス)
        2. 6.13.1.2 デバイス クロック要件 / 特性
        3. 6.13.1.3 内部のゼロ ピン発振器 (INTOSC1、INTOSC2) の特性
      2. 6.13.2 クロックの要件および特性
        1. 6.13.2.1 XCLKIN のタイミング要件 – PLL 有効
        2. 6.13.2.2 XCLKIN のタイミング要件 – PLL 無効
        3. 6.13.2.3 XCLKOUT のスイッチング特性 (PLL バイパスまたは有効)
    14. 6.14 フラッシュ のタイミング
      1. 6.14.1 T 温度仕様品のフラッシュ / OTP 耐久性
      2. 6.14.2 S 温度仕様品のフラッシュ / OTP 耐久性
      3. 6.14.3 Q 温度仕様品のフラッシュ / OTP 耐久性
      4. 6.14.4 60MHz SYSCLKOUT でのフラッシュ パラメータ
      5. 6.14.5 フラッシュ / OTP のアクセス タイミング
      6. 6.14.6 フラッシュ データ保持期間
  8. 7 詳細説明
    1. 7.1 概要
      1. 7.1.1  CPU
      2. 7.1.2  制御補償器アクセラレータ (CLA)
      3. 7.1.3  メモリ バス (ハーバード バス アーキテクチャ)
      4. 7.1.4  ペリフェラル バス
      5. 7.1.5  リアルタイムの JTAG および分析
      6. 7.1.6  フラッシュ
      7. 7.1.7  M0、M1 SARAM
      8. 7.1.8  L0 SARAM、L1、L2、L3 DPSARAM
      9. 7.1.9  ブート ROM
        1. 7.1.9.1 エミュレーション ブート
        2. 7.1.9.2 GetMode
        3. 7.1.9.3 ブートローダが使用するペリフェラル ピン
      10. 7.1.10 セキュリティ
      11. 7.1.11 ペリフェラル割り込み拡張 (PIE) ブロック
      12. 7.1.12 外部割り込み (XINT1～XINT3)
      13. 7.1.13 内部ゼロ ピン発振器、発振器、PLL
      14. 7.1.14 ウォッチドッグ
      15. 7.1.15 ペリフェラルのクロック駆動
      16. 7.1.16 低消費電力モード
      17. 7.1.17 ペリフェラル フレーム 0、1、2、3 (PFn)
      18. 7.1.18 汎用入出力 (GPIO) マルチプレクサ (MUX)
      19. 7.1.19 32 ビット CPU タイマ (0、1、2)
      20. 7.1.20 制御ペリフェラル
      21. 7.1.21 シリアル ポート ペリフェラル
    2. 7.2 メモリ マップ
    3. 7.3 レジスタ マップ
    4. 7.4 デバイス エミュレーション レジスタ
    5. 7.5 VREG/BOR/POR
      1. 7.5.1 オンチップ電圧レギュレータ (VREG)
        1. 7.5.1.1 オンチップ VREG の使い方
        2. 7.5.1.2 オンチップ VREG の無効化
      2. 7.5.2 オンチップ パワーオン リセット (POR) およびブラウンアウト リセット (BOR) 回路
    6. 7.6 システム コントロール
      1. 7.6.1 内部ゼロ ピン発振器
      2. 7.6.2 水晶発振器オプション
      3. 7.6.3 PLL ベース クロック モジュール
      4. 7.6.4 入力クロックの喪失 (NMI ウォッチドッグ機能)
      5. 7.6.5 CPU ウォッチドッグ モジュール
    7. 7.7 低消費電力モード ブロック
    8. 7.8 割り込み
      1. 7.8.1 外部割り込み
        1. 7.8.1.1 外部割り込みの電気的データ / タイミング
          1. 7.8.1.1.1 外部割り込みのタイミング要件
          2. 7.8.1.1.2 外部割り込みのスイッチング特性
    9. 7.9 ペリフェラル
      1. 7.9.1  制御補償器アクセラレータ (CLA) の概要
      2. 7.9.2  アナログ ブロック
        1. 7.9.2.1 A/D コンバータ (ADC)
          1. 7.9.2.1.1 特長
          2. 7.9.2.1.2 ADC 変換開始の電気的データ / タイミング
            1. 7.9.2.1.2.1 外部 ADC 変換開始のスイッチング特性
          3. 7.9.2.1.3 オンチップ A/D コンバータ (ADC) の電気的データ / タイミング
            1. 7.9.2.1.3.1 ADC の電気的特性
            2. 7.9.2.1.3.2 ADC の電力モード
            3. 7.9.2.1.3.3 内部温度センサ
              1. 7.9.2.1.3.3.1 温度センサ係数
            4. 7.9.2.1.3.4 ADC パワーアップ制御ビットのタイミング
              1. 7.9.2.1.3.4.1 ADC パワーアップ遅延
            5. 7.9.2.1.3.5 ADC のシーケンシャルおよび同時タイミング
        2. 7.9.2.2 ADC MUX
        3. 7.9.2.3 コンパレータ ブロック
          1. 7.9.2.3.1 オンチップ・コンパレータ / DAC の電気的データ / タイミング
            1. 7.9.2.3.1.1 コンパレータ / DAC の電気的特性
      3. 7.9.3  詳細説明
      4. 7.9.4  シリアル ペリフェラル インターフェイス (SPI) モジュール
        1. 7.9.4.1 SPI マスタ モードの電気的データ / タイミング
          1. 7.9.4.1.1 SPI マスタ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.1.2 SPI マスタ モードの外部タイミング (クロック位相 = 1)
        2. 7.9.4.2 SPI スレーブ モードの電気的データ / タイミング
          1. 7.9.4.2.1 SPI スレーブ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.2.2 SPI スレーブ モードの外部タイミング (クロック位相 = 1)
      5. 7.9.5  シリアル通信インターフェイス (SCI) モジュール
      6. 7.9.6  LIN (Local Interconnect Network)
      7. 7.9.7  拡張コントローラ エリア ネットワーク (eCAN) モジュール
      8. 7.9.8  I2C (Inter-Integrated Circuit)
        1. 7.9.8.1 I2C の電気的データ / タイミング
          1. 7.9.8.1.1 I2C のタイミング要件
          2. 7.9.8.1.2 I2C のスイッチング特性
      9. 7.9.9  エンハンスド PWM モジュール (ePWM1/2/3/4/5/6/7)
        1. 7.9.9.1 ePWM の電気的データ / タイミング
          1. 7.9.9.1.1 ePWM のタイミング要件
          2. 7.9.9.1.2 ePWM のスイッチング特性
        2. 7.9.9.2 トリップ ゾーン入力のタイミング
          1. 7.9.9.2.1 トリップ ゾーン入力のタイミング要件
      10. 7.9.10 高分解能 PWM (HRPWM)
        1. 7.9.10.1 HRPWM の電気的データ / タイミング
          1. 7.9.10.1.1 高分解能 PWM の特性
      11. 7.9.11 拡張キャプチャ モジュール (eCAP1)
        1. 7.9.11.1 eCAP の電気的データ / タイミング
          1. 7.9.11.1.1 拡張キャプチャ (eCAP) のタイミング要件
          2. 7.9.11.1.2 eCAP のスイッチング特性
      12. 7.9.12 高分解能キャプチャ (HRCAP) モジュール
        1. 7.9.12.1 HRCAP の電気的データ / タイミング
          1. 7.9.12.1.1 高分解能キャプチャ (HRCAP) のタイミング要件
      13. 7.9.13 拡張直交エンコーダ パルス (eQEP)
        1. 7.9.13.1 eQEP の電気的データ / タイミング
          1. 7.9.13.1.1 拡張直交エンコーダ パルス (eQEP) のタイミング要件
          2. 7.9.13.1.2 eQEP のスイッチング特性
      14. 7.9.14 JTAG ポート
      15. 7.9.15 汎用入出力 (GPIO) MUX
        1. 7.9.15.1 GPIO の電気的データ / タイミング
          1. 7.9.15.1.1 GPIO - 出力タイミング
            1. 7.9.15.1.1.1 汎用出力のスイッチング特性
          2. 7.9.15.1.2 GPIO - 入力タイミング
            1. 7.9.15.1.2.1 汎用入力のタイミング要件
          3. 7.9.15.1.3 入力信号のサンプリング ウィンドウ幅
          4. 7.9.15.1.4 低消費電力モードのウェイクアップ タイミング
            1. 7.9.15.1.4.1 アイドル モードのタイミング要件
            2. 7.9.15.1.4.2 IDLE モードのスイッチング特性
            3. 7.9.15.1.4.3 スタンバイ モードのタイミング要件
            4. 7.9.15.1.4.4 スタンバイ モードのスイッチング特性
            5. 7.9.15.1.4.5 ホールト モードのタイミング要件
            6. 7.9.15.1.4.6 ホールト モードのスイッチング特性
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 テキサス・インスツルメンツのリファレンス・デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスと開発ツールの命名法
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.2 メモリ マップ

図 7-1 から図 7-4 では、以下が適用されます。

  • メモリ ブロックは正確な縮尺ではない。
  • ペリフェラル フレーム 0、ペリフェラル フレーム 1、ペリフェラル フレーム 2、ペリフェラル フレーム 3 のメモリ マップは、データ メモリのみに制限されている。ユーザー プログラムは、プログラム空間のこれらのメモリ マップにはアクセスできない。
  • 「保護されている」ということは、パイプラインの順序ではなく、書き込み操作の後に読み出し操作が行われるという順序が維持されることを意味する。
  • 特定のメモリ範囲は、構成後の誤書き込みに対して EALLOW 保護されている。
  • 0x3D7C80～0x3D7CC0 の位置は内部発振器および ADC キャリブレーション ルーチンを格納している。これらの位置をユーザーがプログラミングすることはできない。

GUID-5691B36A-1E60-4B96-8A06-C2B184CB6979-low.gif
A. CLA 固有のレジスタと RAM は 28035 デバイスにのみ適用されます。
B. TMX シリコンでは、メモリ位置 0x3D7E80～0x3D7EAF は予約済みです。
図 7-1 28034/28035 のメモリ マップ
GUID-20210520-CA0I-BVKP-HTWX-NRM66XSHMMVC-low.gif
A. CLA 固有のレジスタと RAM は 28033 デバイスにのみ適用されます。
B. TMX シリコンでは、メモリ位置 0x3D7E80～0x3D7EAF は予約済みです。
図 7-2 28032/28033 のメモリ マップ
GUID-42877F8D-EF35-4092-82B4-FC3237C4EBBF-low.gif
A. TMX シリコンでは、メモリ位置 0x3D7E80～0x3D7EAF は予約済みです。
図 7-3 28031 のメモリ マップ
GUID-F5345224-3352-4B95-B103-5594EF449A8B-low.gif
A. TMX シリコンでは、メモリ位置 0x3D7E80～0x3D7EAF は予約済みです。
図 7-4 28030 のメモリ マップ
表 7-3 F28034/28035 のフラッシュ セクタのアドレス
アドレス範囲 プログラムおよびデータ空間
0x3E 8000～0x3E 9FFF セクタ H (8K × 16)
0x3E A000～0x3E BFFF セクタ G (8K × 16)
0x3E C000～0x3E DFFF セクタ F (8K × 16)
0x3E E000～0x3E FFFF セクタ E (8K × 16)
0x3F 0000～0x3F 1FFF セクタ D (8K × 16)
0x3F 2000～0x3F 3FFF セクタ C (8K × 16)
0x3F 4000～0x3F 5FFF セクタ B (8K × 16)
0x3F 6000～0x3F 7F7F セクタ A (8K × 16)
0x3F 7F80～0x3F 7FF5 コード セキュリティ モジュールを使用する場合、
0x0000 にプログラム
0x3F 7FF6～0x3F 7FF7 フラッシュからのブートへのエントリ ポイント
(ここでブランチ命令をプログラムします。)
0x3F 7FF8～0x3F 7FFF セキュリティ パスワード (128 ビット)
(オール 0 にプログラムすることはできません。)
表 7-4 F28031/28032/28033 のフラッシュ セクタのアドレス
アドレス範囲プログラムおよびデータ空間
0x3F 0000～0x3F 0FFFセクタ H (4K × 16)
0x3F 1000～0x3F 1FFFセクタ G (4K × 16)
0x3F 2000～0x3F 2FFFセクタ F (4K × 16)
0x3F 3000～0x3F 3FFFセクタ E (4K × 16)
0x3F 4000～0x3F 4FFFセクタ D (4K × 16)
0x3F 5000～0x3F 5FFFセクタ C (4K × 16)
0x3F 6000～0x3F 6FFFセクタ B (4K × 16)
0x3F 7000～0x3F 7F7Fセクタ A (4K × 16)
0x3F 7F80～0x3F 7FF5コード セキュリティ モジュールを使用する場合、
0x0000 にプログラム
0x3F 7FF6～0x3F 7FF7フラッシュからのブートへのエントリ ポイント
(ここでブランチ命令をプログラムします。)
0x3F 7FF8～0x3F 7FFFセキュリティ パスワード (128 ビット)
(オール 0 にプログラムすることはできません。)
表 7-5 F28030 のフラッシュ セクタのアドレス
アドレス範囲プログラムおよびデータ空間
0x3F 4000～0x3F 4FFFセクタ D (4K × 16)
0x3F 5000～0x3F 5FFFセクタ C (4K × 16)
0x3F 6000～0x3F 6FFFセクタ B (4K × 16)
0x3F 7000～0x3F 7F7Fセクタ A (4K × 16)
0x3F 7F80～0x3F 7FF5コード セキュリティ モジュールを使用する場合、
0x0000 にプログラム
0x3F 7FF6～0x3F 7FF7フラッシュからのブートへのエントリ ポイント
(ここでブランチ命令をプログラムします。)
0x3F 7FF8～0x3F 7FFFセキュリティ パスワード (128 ビット)
(オール 0 にプログラムすることはできません。)
注:
  • コード セキュリティ パスワードをプログラムする場合、0x3F 7F80～0x3F 7FF5 のすべてのアドレスは、プログラム コードとしてもデータとしても使用できません。これらの場所には、0x0000 をプログラムする必要があります。
  • コード セキュリティ機能を使用しない場合、アドレス 0x3F 7F80～0x3F 7FEF をコードまたはデータ用に使用できます。アドレス 0x3F 7FF0～0x3F 7FF5 はデータ用に予約済みであり、プログラム コードを格納することはできません。

表 7-6 に、これらのメモリ位置の使われ方を示します。

表 7-6 コード セキュリティ モジュールの使用の影響
アドレス フラッシュ
コード セキュリティが有効 コード セキュリティが無効
0x3F 7F80～0x3F 7FEF 0x0000 で埋める アプリケーション コードおよびデータ
0x3F 7FF0～0x3F 7FF5 データ専用に予約済み

ペリフェラル フレーム 1、ペリフェラル フレーム 2、ペリフェラル フレーム 3 は、これらのペリフェラル ブロックを書き込み / 読み出し保護するためにグループ化されています。この保護モードにより、これらのブロックへのすべてのアクセスが、プログラムに記述されたように確実に行われます。パイプラインのせいで、各種メモリ位置への、直後の読み出しを伴う書き込みは、CPU のメモリ バス上に逆の順序で現れます。これは、(プログラムに記述されたように) 書き込みが最初に行われることが想定された特定のペリフェラル アプリケーションにおいて問題を引き起こす可能性があります。プログラムに記述された順序で演算操作が行われるように、メモリ領域を保護できるブロック保護モードを CPU はサポートしています (その代償は、演算操作の並びを調整するために余分なサイクルが追加されることです)。このモードはプログラマブルであり、デフォルトでは選択された領域が保護されます。

表 7-7 に、メモリ マップ領域の各種空間の待機状態を示します。

表 7-7 待機状態
領域待機状態 (CPU)備考
M0 およびM1 SARAM0 ウェイト固定
ペリフェラル フレーム 00 待機
ペリフェラル フレーム 10 待機 (書き込み)サイクルは、ペリフェラルが生成するレディによって延長されることがあります。
2 待機 (読み出し)ペリフェラル フレーム 1 レジスタへの連続書き込み操作は 1 サイクルのストール (1 サイクルの遅延) を発生させます。
ペリフェラル フレーム 20 待機 (書き込み)固定。サイクルをペリフェラルで延長することはできません。
2 待機 (読み出し)
ペリフェラル フレーム 30 待機 (書き込み)CPU と CLA の間の競合はないものと仮定しています。
2 待機 (読み出し)サイクルは、ペリフェラルが生成するレディによって延長されることがあります。
L0 SARAM0 待機 (データ、プログラム)CPU の競合はないものと仮定しています。
L1 SARAM0 待機 (データ、プログラム)CPU の競合はないものと仮定しています。
L2 SARAM0 待機 (データ、プログラム)CPU の競合はないものと仮定しています。
L3 SARAM0 待機 (データ、プログラム)CPU の競合はないものと仮定しています。
OTPプログラマブルフラッシュ レジスタによりプログラムされます。
1 待機以上許容される待機状態の最小値は 1 待機です。
フラッシュプログラマブルフラッシュ レジスタによりプログラムされます。
0 待機以上 (ページ)
1 待機以上 (ランダム)
ランダム ≥ ページ
フラッシュ パスワード16 待機固定パスワード位置の待機状態は固定です。
ブート ROM0 待機