JAJSGS5Q April   2009  – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成と機能
    1. 5.1 ピン構造図
    2. 5.2 信号概要
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 – 車載用
    3. 6.3  ESD 定格 – 民生用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 TMS320F2803x の消費電流 (60MHz の SYSCLKOUT)
      2. 6.5.2 消費電流の低減
      3. 6.5.3 消費電流グラフ (VREG 有効)
    6. 6.6  電気的特性
    7. 6.7  熱抵抗特性
      1. 6.7.1 PN パッケージ
      2. 6.7.2 PAG パッケージ
      3. 6.7.3 RSH パッケージ
    8. 6.8  熱設計の検討事項
    9. 6.9  MCU との JTAG デバッグ プローブ接続 (信号バッファリングなし)
    10. 6.10 パラメータ情報
      1. 6.10.1 タイミング パラメータの記号
      2. 6.10.2 タイミング パラメータに関する一般的な注意事項
    11. 6.11 テスト負荷回路
    12. 6.12 電源シーケンス
      1. 6.12.1 リセット (XRS) のタイミング要件
      2. 6.12.2 リセット (XRS) のスイッチング特性
    13. 6.13 クロック仕様
      1. 6.13.1 デバイス クロック表
        1. 6.13.1.1 2803x のクロックの一覧表 (60MHz デバイス)
        2. 6.13.1.2 デバイス クロック要件 / 特性
        3. 6.13.1.3 内部のゼロ ピン発振器 (INTOSC1、INTOSC2) の特性
      2. 6.13.2 クロックの要件および特性
        1. 6.13.2.1 XCLKIN のタイミング要件 – PLL 有効
        2. 6.13.2.2 XCLKIN のタイミング要件 – PLL 無効
        3. 6.13.2.3 XCLKOUT のスイッチング特性 (PLL バイパスまたは有効)
    14. 6.14 フラッシュ のタイミング
      1. 6.14.1 T 温度仕様品のフラッシュ / OTP 耐久性
      2. 6.14.2 S 温度仕様品のフラッシュ / OTP 耐久性
      3. 6.14.3 Q 温度仕様品のフラッシュ / OTP 耐久性
      4. 6.14.4 60MHz SYSCLKOUT でのフラッシュ パラメータ
      5. 6.14.5 フラッシュ / OTP のアクセス タイミング
      6. 6.14.6 フラッシュ データ保持期間
  8. 7 詳細説明
    1. 7.1 概要
      1. 7.1.1  CPU
      2. 7.1.2  制御補償器アクセラレータ (CLA)
      3. 7.1.3  メモリ バス (ハーバード バス アーキテクチャ)
      4. 7.1.4  ペリフェラル バス
      5. 7.1.5  リアルタイムの JTAG および分析
      6. 7.1.6  フラッシュ
      7. 7.1.7  M0、M1 SARAM
      8. 7.1.8  L0 SARAM、L1、L2、L3 DPSARAM
      9. 7.1.9  ブート ROM
        1. 7.1.9.1 エミュレーション ブート
        2. 7.1.9.2 GetMode
        3. 7.1.9.3 ブートローダが使用するペリフェラル ピン
      10. 7.1.10 セキュリティ
      11. 7.1.11 ペリフェラル割り込み拡張 (PIE) ブロック
      12. 7.1.12 外部割り込み (XINT1～XINT3)
      13. 7.1.13 内部ゼロ ピン発振器、発振器、PLL
      14. 7.1.14 ウォッチドッグ
      15. 7.1.15 ペリフェラルのクロック駆動
      16. 7.1.16 低消費電力モード
      17. 7.1.17 ペリフェラル フレーム 0、1、2、3 (PFn)
      18. 7.1.18 汎用入出力 (GPIO) マルチプレクサ (MUX)
      19. 7.1.19 32 ビット CPU タイマ (0、1、2)
      20. 7.1.20 制御ペリフェラル
      21. 7.1.21 シリアル ポート ペリフェラル
    2. 7.2 メモリ マップ
    3. 7.3 レジスタ マップ
    4. 7.4 デバイス エミュレーション レジスタ
    5. 7.5 VREG/BOR/POR
      1. 7.5.1 オンチップ電圧レギュレータ (VREG)
        1. 7.5.1.1 オンチップ VREG の使い方
        2. 7.5.1.2 オンチップ VREG の無効化
      2. 7.5.2 オンチップ パワーオン リセット (POR) およびブラウンアウト リセット (BOR) 回路
    6. 7.6 システム コントロール
      1. 7.6.1 内部ゼロ ピン発振器
      2. 7.6.2 水晶発振器オプション
      3. 7.6.3 PLL ベース クロック モジュール
      4. 7.6.4 入力クロックの喪失 (NMI ウォッチドッグ機能)
      5. 7.6.5 CPU ウォッチドッグ モジュール
    7. 7.7 低消費電力モード ブロック
    8. 7.8 割り込み
      1. 7.8.1 外部割り込み
        1. 7.8.1.1 外部割り込みの電気的データ / タイミング
          1. 7.8.1.1.1 外部割り込みのタイミング要件
          2. 7.8.1.1.2 外部割り込みのスイッチング特性
    9. 7.9 ペリフェラル
      1. 7.9.1  制御補償器アクセラレータ (CLA) の概要
      2. 7.9.2  アナログ ブロック
        1. 7.9.2.1 A/D コンバータ (ADC)
          1. 7.9.2.1.1 特長
          2. 7.9.2.1.2 ADC 変換開始の電気的データ / タイミング
            1. 7.9.2.1.2.1 外部 ADC 変換開始のスイッチング特性
          3. 7.9.2.1.3 オンチップ A/D コンバータ (ADC) の電気的データ / タイミング
            1. 7.9.2.1.3.1 ADC の電気的特性
            2. 7.9.2.1.3.2 ADC の電力モード
            3. 7.9.2.1.3.3 内部温度センサ
              1. 7.9.2.1.3.3.1 温度センサ係数
            4. 7.9.2.1.3.4 ADC パワーアップ制御ビットのタイミング
              1. 7.9.2.1.3.4.1 ADC パワーアップ遅延
            5. 7.9.2.1.3.5 ADC のシーケンシャルおよび同時タイミング
        2. 7.9.2.2 ADC MUX
        3. 7.9.2.3 コンパレータ ブロック
          1. 7.9.2.3.1 オンチップ・コンパレータ / DAC の電気的データ / タイミング
            1. 7.9.2.3.1.1 コンパレータ / DAC の電気的特性
      3. 7.9.3  詳細説明
      4. 7.9.4  シリアル ペリフェラル インターフェイス (SPI) モジュール
        1. 7.9.4.1 SPI マスタ モードの電気的データ / タイミング
          1. 7.9.4.1.1 SPI マスタ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.1.2 SPI マスタ モードの外部タイミング (クロック位相 = 1)
        2. 7.9.4.2 SPI スレーブ モードの電気的データ / タイミング
          1. 7.9.4.2.1 SPI スレーブ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.2.2 SPI スレーブ モードの外部タイミング (クロック位相 = 1)
      5. 7.9.5  シリアル通信インターフェイス (SCI) モジュール
      6. 7.9.6  LIN (Local Interconnect Network)
      7. 7.9.7  拡張コントローラ エリア ネットワーク (eCAN) モジュール
      8. 7.9.8  I2C (Inter-Integrated Circuit)
        1. 7.9.8.1 I2C の電気的データ / タイミング
          1. 7.9.8.1.1 I2C のタイミング要件
          2. 7.9.8.1.2 I2C のスイッチング特性
      9. 7.9.9  エンハンスド PWM モジュール (ePWM1/2/3/4/5/6/7)
        1. 7.9.9.1 ePWM の電気的データ / タイミング
          1. 7.9.9.1.1 ePWM のタイミング要件
          2. 7.9.9.1.2 ePWM のスイッチング特性
        2. 7.9.9.2 トリップ ゾーン入力のタイミング
          1. 7.9.9.2.1 トリップ ゾーン入力のタイミング要件
      10. 7.9.10 高分解能 PWM (HRPWM)
        1. 7.9.10.1 HRPWM の電気的データ / タイミング
          1. 7.9.10.1.1 高分解能 PWM の特性
      11. 7.9.11 拡張キャプチャ モジュール (eCAP1)
        1. 7.9.11.1 eCAP の電気的データ / タイミング
          1. 7.9.11.1.1 拡張キャプチャ (eCAP) のタイミング要件
          2. 7.9.11.1.2 eCAP のスイッチング特性
      12. 7.9.12 高分解能キャプチャ (HRCAP) モジュール
        1. 7.9.12.1 HRCAP の電気的データ / タイミング
          1. 7.9.12.1.1 高分解能キャプチャ (HRCAP) のタイミング要件
      13. 7.9.13 拡張直交エンコーダ パルス (eQEP)
        1. 7.9.13.1 eQEP の電気的データ / タイミング
          1. 7.9.13.1.1 拡張直交エンコーダ パルス (eQEP) のタイミング要件
          2. 7.9.13.1.2 eQEP のスイッチング特性
      14. 7.9.14 JTAG ポート
      15. 7.9.15 汎用入出力 (GPIO) MUX
        1. 7.9.15.1 GPIO の電気的データ / タイミング
          1. 7.9.15.1.1 GPIO - 出力タイミング
            1. 7.9.15.1.1.1 汎用出力のスイッチング特性
          2. 7.9.15.1.2 GPIO - 入力タイミング
            1. 7.9.15.1.2.1 汎用入力のタイミング要件
          3. 7.9.15.1.3 入力信号のサンプリング ウィンドウ幅
          4. 7.9.15.1.4 低消費電力モードのウェイクアップ タイミング
            1. 7.9.15.1.4.1 アイドル モードのタイミング要件
            2. 7.9.15.1.4.2 IDLE モードのスイッチング特性
            3. 7.9.15.1.4.3 スタンバイ モードのタイミング要件
            4. 7.9.15.1.4.4 スタンバイ モードのスイッチング特性
            5. 7.9.15.1.4.5 ホールト モードのタイミング要件
            6. 7.9.15.1.4.6 ホールト モードのスイッチング特性
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 テキサス・インスツルメンツのリファレンス・デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスと開発ツールの命名法
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.9.1 制御補償器アクセラレータ (CLA) の概要

制御補償アクセラレータは、並列処理を追加することで C28x CPU の機能を拡張します。時間に制約のある制御ループを CLA で処理することにより、ADC のサンプリングから出力までの遅延を低減できます。したがって CLA を使用することで、より速いシステム応答とより高い周波数の制御ループを実現できます。時間に制約のあるタスクに CLA を利用すると、メイン CPU が解放され、その他のシステム機能と通信機能を同時に実行できます。CLA の主な機能を以下に示します。

  • メイン CPU (SYSCLKOUT) と同じ速度のクロックで動作
  • 独立したアーキテクチャにより、メイン C28x CPU から独立して CLA アルゴリズムを実行
    • 充実したバス アーキテクチャ：
      • プログラム アドレス バスとプログラム データ バス
      • データ アドレス バス、データ読み出しバス、データ書き込みバス
    • 独立した 8 段パイプライン
    • 12 ビット プログラム カウンタ (MPC)
    • 4 つの 32 ビット結果レジスタ (MR0～MR3)
    • 2 つの 16 ビット補助レジスタ (MAR0、MAR1)
    • ステータス レジスタ (MSTF)
  • 命令セットの内容：
    • IEEE 単精度 (32 ビット) 浮動小数点演算
    • 並列ロードまたはストア付き浮動小数点演算
    • 並列加減算付き浮動小数点乗算
    • 1/X と 1/sqrt(X) の概算
    • データ タイプ変換
    • 条件付き分岐および呼び出し
    • データのロード / ストア操作
  • CLA プログラム コードは、最大 8 つのタスクまたは割り込みサービス ルーチンで構成できる。
    • 各タスクの開始アドレスは MVECT レジスタで指定される。
    • CLA プログラム メモリ空間内にタスクが収まる限り、タスク サイズに制限はない。
    • 一度に 1 つのタスクが最後まで処理される。タスクのネスティングはない。
    • タスクが完了すると、PIE 内でタスク固有の割り込みが生成される。
    • 1 つのタスクが完了すると、次に優先度が高い保留タスクが自動的に開始される。
  • タスク トリガ機構：
    • IACK 命令経由 C28x CPU
    • タスク 1 からタスク 7：対応する ADC または ePWM モジュールの割り込み。例を示します。
      • タスク 1：ADCINT1 または EPWM1_INT
      • タスク 2：ADCINT2 または EPWM2_INT
      • タスク 7：ADCINT7 または EPWM7_INT
    • タスク 8：ADCINT8 または CPU タイマ 0 によって
  • メモリと共有ペリフェラル：
    • CLA とメイン CPU の間の通信のための 2 つの専用メッセージ RAM。
    • C28x CPU は、CLA プログラムとデータ メモリをメイン CPU 空間または CLA 空間に割り当てることが可能。
    • CLA は、ADC 結果レジスタ、コンパレータ レジスタ、ePWM+HRPWM レジスタに直接アクセス可能。

CLA の詳細については、『TMS320F2803x リアルタイム マイクロコントローラ テクニカル リファレンス マニュアル』の「制御補償器アクセラレータ (CLA)」の章を参照してください。

GUID-61E0454D-DF1C-41E5-9160-C63335D6BD6C-low.gif図 7-15 CLA のブロック図
表 7-22 CLA の制御レジスタ
レジスタ名CLA1
アドレス		サイズ (x16)EALLOW
保護		説明 (1)
MVECT10x14001ありCLA 割り込み / タスク 1 の開始アドレス
MVECT20x14011ありCLA 割り込み / タスク 2 の開始アドレス
MVECT30x14021ありCLA 割り込み / タスク 3 の開始アドレス
MVECT40x14031ありCLA 割り込み / タスク 4 の開始アドレス
MVECT50x14041ありCLA 割り込み / タスク 5 の開始アドレス
MVECT60x14051ありCLA 割り込み / タスク 6 の開始アドレス
MVECT70x14061ありCLA 割り込み / タスク 7 の開始アドレス
MVECT80x14071ありCLA 割り込み / タスク 8 の開始アドレス
MCTL0x14101ありCLA 制御レジスタ
MMEMCFG0x14111ありCLA メモリ構成レジスタ
MPISRCSEL10x14142ありペリフェラル割り込みソース選択レジスタ 1
MIFR0x14201あり割り込みフラグ レジスタ
MIOVF0x14211あり割り込みオーバーフロー レジスタ
MIFRC0x14221あり割り込み強制レジスタ
MICLR0x14231あり割り込みクリア レジスタ
MICLROVF0x14241あり割り込みオーバーフロー クリア レジスタ
MIER0x14251あり割り込みイネーブル レジスタ
MIRUN0x14261あり割り込み実行レジスタ
MIPCTL0x14271あり割り込み優先度制御レジスタ
MPC (2)0x14281–CLA プログラム カウンタ
MAR0 (2)0x142A1–CLA 補助レジスタ 0
MAR1 (2)0x142B1–CLA 補助レジスタ 1
MSTF (2)0x142E2–CLA STF レジスタ
MR0 (2)0x14302–CLA R0H レジスタ
MR1 (2)0x14342–CLA R1H レジスタ
MR2 (2)0x14382–CLA R2H レジスタ
MR3 (2)0x143C2–CLA R3H レジスタ
(1) この表のすべてのレジスタは CSM 保護されています。
(2) メイン C28x CPU は、デバッグ目的でこのレジスタに読み出し専用アクセスできます。メイン CPU は、このレジスタへの CPU またはデバッガ書き込みを実行できません。
表 7-23 CLA メッセージ RAM
アドレス範囲サイズ (x16)説明
0x1480 – 0x14FF128CLA から CPU へのメッセージ RAM
0x1500 – 0x157F128CPU から CLA へのメッセージ RAM