JAJSGS5Q April   2009  – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成と機能
    1. 5.1 ピン構造図
    2. 5.2 信号概要
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 – 車載用
    3. 6.3  ESD 定格 – 民生用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 TMS320F2803x の消費電流 (60MHz の SYSCLKOUT)
      2. 6.5.2 消費電流の低減
      3. 6.5.3 消費電流グラフ (VREG 有効)
    6. 6.6  電気的特性
    7. 6.7  熱抵抗特性
      1. 6.7.1 PN パッケージ
      2. 6.7.2 PAG パッケージ
      3. 6.7.3 RSH パッケージ
    8. 6.8  熱設計の検討事項
    9. 6.9  MCU との JTAG デバッグ プローブ接続 (信号バッファリングなし)
    10. 6.10 パラメータ情報
      1. 6.10.1 タイミング パラメータの記号
      2. 6.10.2 タイミング パラメータに関する一般的な注意事項
    11. 6.11 テスト負荷回路
    12. 6.12 電源シーケンス
      1. 6.12.1 リセット (XRS) のタイミング要件
      2. 6.12.2 リセット (XRS) のスイッチング特性
    13. 6.13 クロック仕様
      1. 6.13.1 デバイス クロック表
        1. 6.13.1.1 2803x のクロックの一覧表 (60MHz デバイス)
        2. 6.13.1.2 デバイス クロック要件 / 特性
        3. 6.13.1.3 内部のゼロ ピン発振器 (INTOSC1、INTOSC2) の特性
      2. 6.13.2 クロックの要件および特性
        1. 6.13.2.1 XCLKIN のタイミング要件 – PLL 有効
        2. 6.13.2.2 XCLKIN のタイミング要件 – PLL 無効
        3. 6.13.2.3 XCLKOUT のスイッチング特性 (PLL バイパスまたは有効)
    14. 6.14 フラッシュ のタイミング
      1. 6.14.1 T 温度仕様品のフラッシュ / OTP 耐久性
      2. 6.14.2 S 温度仕様品のフラッシュ / OTP 耐久性
      3. 6.14.3 Q 温度仕様品のフラッシュ / OTP 耐久性
      4. 6.14.4 60MHz SYSCLKOUT でのフラッシュ パラメータ
      5. 6.14.5 フラッシュ / OTP のアクセス タイミング
      6. 6.14.6 フラッシュ データ保持期間
  8. 7 詳細説明
    1. 7.1 概要
      1. 7.1.1  CPU
      2. 7.1.2  制御補償器アクセラレータ (CLA)
      3. 7.1.3  メモリ バス (ハーバード バス アーキテクチャ)
      4. 7.1.4  ペリフェラル バス
      5. 7.1.5  リアルタイムの JTAG および分析
      6. 7.1.6  フラッシュ
      7. 7.1.7  M0、M1 SARAM
      8. 7.1.8  L0 SARAM、L1、L2、L3 DPSARAM
      9. 7.1.9  ブート ROM
        1. 7.1.9.1 エミュレーション ブート
        2. 7.1.9.2 GetMode
        3. 7.1.9.3 ブートローダが使用するペリフェラル ピン
      10. 7.1.10 セキュリティ
      11. 7.1.11 ペリフェラル割り込み拡張 (PIE) ブロック
      12. 7.1.12 外部割り込み (XINT1～XINT3)
      13. 7.1.13 内部ゼロ ピン発振器、発振器、PLL
      14. 7.1.14 ウォッチドッグ
      15. 7.1.15 ペリフェラルのクロック駆動
      16. 7.1.16 低消費電力モード
      17. 7.1.17 ペリフェラル フレーム 0、1、2、3 (PFn)
      18. 7.1.18 汎用入出力 (GPIO) マルチプレクサ (MUX)
      19. 7.1.19 32 ビット CPU タイマ (0、1、2)
      20. 7.1.20 制御ペリフェラル
      21. 7.1.21 シリアル ポート ペリフェラル
    2. 7.2 メモリ マップ
    3. 7.3 レジスタ マップ
    4. 7.4 デバイス エミュレーション レジスタ
    5. 7.5 VREG/BOR/POR
      1. 7.5.1 オンチップ電圧レギュレータ (VREG)
        1. 7.5.1.1 オンチップ VREG の使い方
        2. 7.5.1.2 オンチップ VREG の無効化
      2. 7.5.2 オンチップ パワーオン リセット (POR) およびブラウンアウト リセット (BOR) 回路
    6. 7.6 システム コントロール
      1. 7.6.1 内部ゼロ ピン発振器
      2. 7.6.2 水晶発振器オプション
      3. 7.6.3 PLL ベース クロック モジュール
      4. 7.6.4 入力クロックの喪失 (NMI ウォッチドッグ機能)
      5. 7.6.5 CPU ウォッチドッグ モジュール
    7. 7.7 低消費電力モード ブロック
    8. 7.8 割り込み
      1. 7.8.1 外部割り込み
        1. 7.8.1.1 外部割り込みの電気的データ / タイミング
          1. 7.8.1.1.1 外部割り込みのタイミング要件
          2. 7.8.1.1.2 外部割り込みのスイッチング特性
    9. 7.9 ペリフェラル
      1. 7.9.1  制御補償器アクセラレータ (CLA) の概要
      2. 7.9.2  アナログ ブロック
        1. 7.9.2.1 A/D コンバータ (ADC)
          1. 7.9.2.1.1 特長
          2. 7.9.2.1.2 ADC 変換開始の電気的データ / タイミング
            1. 7.9.2.1.2.1 外部 ADC 変換開始のスイッチング特性
          3. 7.9.2.1.3 オンチップ A/D コンバータ (ADC) の電気的データ / タイミング
            1. 7.9.2.1.3.1 ADC の電気的特性
            2. 7.9.2.1.3.2 ADC の電力モード
            3. 7.9.2.1.3.3 内部温度センサ
              1. 7.9.2.1.3.3.1 温度センサ係数
            4. 7.9.2.1.3.4 ADC パワーアップ制御ビットのタイミング
              1. 7.9.2.1.3.4.1 ADC パワーアップ遅延
            5. 7.9.2.1.3.5 ADC のシーケンシャルおよび同時タイミング
        2. 7.9.2.2 ADC MUX
        3. 7.9.2.3 コンパレータ ブロック
          1. 7.9.2.3.1 オンチップ・コンパレータ / DAC の電気的データ / タイミング
            1. 7.9.2.3.1.1 コンパレータ / DAC の電気的特性
      3. 7.9.3  詳細説明
      4. 7.9.4  シリアル ペリフェラル インターフェイス (SPI) モジュール
        1. 7.9.4.1 SPI マスタ モードの電気的データ / タイミング
          1. 7.9.4.1.1 SPI マスタ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.1.2 SPI マスタ モードの外部タイミング (クロック位相 = 1)
        2. 7.9.4.2 SPI スレーブ モードの電気的データ / タイミング
          1. 7.9.4.2.1 SPI スレーブ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.2.2 SPI スレーブ モードの外部タイミング (クロック位相 = 1)
      5. 7.9.5  シリアル通信インターフェイス (SCI) モジュール
      6. 7.9.6  LIN (Local Interconnect Network)
      7. 7.9.7  拡張コントローラ エリア ネットワーク (eCAN) モジュール
      8. 7.9.8  I2C (Inter-Integrated Circuit)
        1. 7.9.8.1 I2C の電気的データ / タイミング
          1. 7.9.8.1.1 I2C のタイミング要件
          2. 7.9.8.1.2 I2C のスイッチング特性
      9. 7.9.9  エンハンスド PWM モジュール (ePWM1/2/3/4/5/6/7)
        1. 7.9.9.1 ePWM の電気的データ / タイミング
          1. 7.9.9.1.1 ePWM のタイミング要件
          2. 7.9.9.1.2 ePWM のスイッチング特性
        2. 7.9.9.2 トリップ ゾーン入力のタイミング
          1. 7.9.9.2.1 トリップ ゾーン入力のタイミング要件
      10. 7.9.10 高分解能 PWM (HRPWM)
        1. 7.9.10.1 HRPWM の電気的データ / タイミング
          1. 7.9.10.1.1 高分解能 PWM の特性
      11. 7.9.11 拡張キャプチャ モジュール (eCAP1)
        1. 7.9.11.1 eCAP の電気的データ / タイミング
          1. 7.9.11.1.1 拡張キャプチャ (eCAP) のタイミング要件
          2. 7.9.11.1.2 eCAP のスイッチング特性
      12. 7.9.12 高分解能キャプチャ (HRCAP) モジュール
        1. 7.9.12.1 HRCAP の電気的データ / タイミング
          1. 7.9.12.1.1 高分解能キャプチャ (HRCAP) のタイミング要件
      13. 7.9.13 拡張直交エンコーダ パルス (eQEP)
        1. 7.9.13.1 eQEP の電気的データ / タイミング
          1. 7.9.13.1.1 拡張直交エンコーダ パルス (eQEP) のタイミング要件
          2. 7.9.13.1.2 eQEP のスイッチング特性
      14. 7.9.14 JTAG ポート
      15. 7.9.15 汎用入出力 (GPIO) MUX
        1. 7.9.15.1 GPIO の電気的データ / タイミング
          1. 7.9.15.1.1 GPIO - 出力タイミング
            1. 7.9.15.1.1.1 汎用出力のスイッチング特性
          2. 7.9.15.1.2 GPIO - 入力タイミング
            1. 7.9.15.1.2.1 汎用入力のタイミング要件
          3. 7.9.15.1.3 入力信号のサンプリング ウィンドウ幅
          4. 7.9.15.1.4 低消費電力モードのウェイクアップ タイミング
            1. 7.9.15.1.4.1 アイドル モードのタイミング要件
            2. 7.9.15.1.4.2 IDLE モードのスイッチング特性
            3. 7.9.15.1.4.3 スタンバイ モードのタイミング要件
            4. 7.9.15.1.4.4 スタンバイ モードのスイッチング特性
            5. 7.9.15.1.4.5 ホールト モードのタイミング要件
            6. 7.9.15.1.4.6 ホールト モードのスイッチング特性
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 テキサス・インスツルメンツのリファレンス・デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスと開発ツールの命名法
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.9.4 シリアル ペリフェラル インターフェイス (SPI) モジュール

本デバイスは 4 ピンのシリアル ペリフェラル インターフェイス (SPI) モジュールを内蔵しています。最大 2 つの SPI モジュールを使用できます。SPI は、設定された長さ (1～16 ビット) のシリアル ビット ストリームを、プログラム可能なビット転送レートで、1 ビットずつ本デバイスに入力または本デバイスから出力できる高速な同期シリアル I/O ポートです。通常、SPI は、MCU と、外部ペリフェラルや他のコントローラとの間の通信に使用されます。代表的な用途には、シフト レジスタ、ディスプレイ ドライバ、ADC などのデバイスを使用した外部 I/O またはペリフェラル拡張が含まれます。マルチデバイス通信は、SPI のマスタ / スレーブ動作によってサポートされています。

SPI モジュールの主な特長は次のとおりです。

  • 4 本の外部ピン：
    • SPISOMI：SPI スレーブ出力 / マスタ入力ピン
    • SPISIMO：SPI スレーブ入力 / マスタ出力ピン
    • SPISTE：SPI スレーブ送信イネーブル ピン
    • SPICLK：SPI シリアル クロック ピン

注:

SPI モジュールを使用しない場合は、4 本のピンすべてを GPIO として使用できます。

  • マスタとスレーブの 2 つの動作モード
    ボーレート：プログラム可能な 125 種類のレート
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  • データ ワード長：1～16 データ ビット
  • 4 つのクロック方式 (クロックの極性とクロック位相ビットで制御) には、次のものがあります。
    • 位相遅延なしの立ち下がりエッジ：SPICLK アクティブ High。SPI は、SPICLK 信号の立ち下がりエッジでデータを送信し、SPICLK 信号の立ち上がりエッジでデータを受信します。
    • 位相遅延付きの立ち下がりエッジ：SPICLK アクティブ High。SPI は、SPICLK 信号の立ち下がりエッジより半サイクル前にデータを送信し、SPICLK 信号の立ち下がりエッジでデータを受信します。
    • 位相遅延なしの立ち上がりエッジ：SPICLK 非アクティブ Low。SPI は、SPICLK 信号の立ち上がりエッジでデータを送信し、SPICLK 信号の立ち下がりエッジでデータを受信します。
    • 位相遅延付きの立ち上がりエッジ：SPICLK 非アクティブ Low。SPI は、SPICLK 信号の立ち上がりエッジより半サイクル前にデータを送信し、SPICLK 信号の立ち上がりエッジでデータを受信します。
  • 送受信の同時動作 (送信機能はソフトウェアで無効化可能)
  • トランスミッタとレシーバの動作は、割り込み駆動またはポーリング アルゴリズムによって実現されます。
  • 9 つの SPI モジュール制御レジスタ：アドレス 7040h から始まる制御レジスタ フレーム内。
    注:
    このモジュールのすべてのレジスタは、ペリフェラル フレーム 2 に接続された 16 ビット レジスタです。レジスタにアクセスすると、レジスタ データは下位バイト (ビット7 ~ 0) になり、上位バイト (ビット15 ~ 8) はゼロとして読み取られます。上位バイトに書き込んでも何の影響も及ぼしません。

拡張機能：

  • 4 レベルの送信 / 受信 FIFO
  • 遅延付き送信制御
  • 双方向 3 線式 SPI モードのサポート
  • SPISTE 反転によるオーディオ データ受信のサポート

SPI ポートの動作は、表 7-27 と表 7-28 に示すレジスタによって設定および制御されます。

表 7-27 SPI-A レジスタ
名称アドレスサイズ (x16)EALLOW 保護説明 (1)
SPICCR0x70401なしSPI-A 構成制御レジスタ
SPICTL0x70411なしSPI-A 動作制御レジスタ
SPISTS0x70421なしSPI-A ステータス レジスタ
SPIBRR0x70441なしSPI-A ボーレート レジスタ
SPIRXEMU0x70461なしSPI-A 受信エミュレーション バッファ レジスタ
SPIRXBUF0x70471なしSPI-A シリアル入力バッファ レジスタ
SPITXBUF0x70481なしSPI-A シリアル出力バッファ レジスタ
SPIDAT0x70491なしSPI-A シリアル データ レジスタ
SPIFFTX0x704A1なしSPI-A FIFO 送信レジスタ
SPIFFRX0x704B1なしSPI-A FIFO 受信レジスタ
SPIFFCT0x704C1なしSPI-A FIFO 制御レジスタ
SPIPRI0x704F1なしSPI-A 優先度制御レジスタ
(1) この表のレジスタはペリフェラル フレーム 2 に割り当てられています。この空間では、16 ビット アクセスのみが可能です。32 ビット アクセスを行うと、結果は不定になります。
表 7-28 SPI-B レジスタ
名称アドレスサイズ (x16)EALLOW 保護説明 (1)
SPICCR0x77401なしSPI-B 構成制御レジスタ
SPICTL0x77411なしSPI-B 動作制御レジスタ
SPISTS0x77421なしSPI-B ステータス レジスタ
SPIBRR0x77441なしSPI-B ボーレート レジスタ
SPIRXEMU0x77461なしSPI-B 受信エミュレーション バッファ レジスタ
SPIRXBUF0x77471なしSPI-B シリアル入力バッファ レジスタ
SPITXBUF0x77481なしSPI-B シリアル出力バッファ レジスタ
SPIDAT0x77491なしSPI-B シリアル データ レジスタ
SPIFFTX0x774A1なしSPI-B FIFO 送信レジスタ
SPIFFRX0x774B1なしSPI-B FIFO 受信レジスタ
SPIFFCT0x774C1なしSPI-B FIFO 制御レジスタ
SPIPRI0x774F1なしSPI-B 優先度制御レジスタ
(1) この表のレジスタはペリフェラル フレーム 2 に割り当てられています。この空間では、16 ビット アクセスのみが可能です。32 ビット アクセスを行うと、結果は不定になります。

SPI の詳細については、『TMS320F2803x リアルタイム マイクロコントローラ テクニカル リファレンス マニュアル』の「シリアル ペリフェラル インターフェイス (SPI)」の章を参照してください。

図 7-28 は、スレーブ モードの SPI のブロック図です。

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A. SPISTE は、スレーブ デバイスのマスタによって Low に駆動されます。
図 7-28 SPI モジュールのブロック図 (スレーブ モード)