JAJSEZ6J August   2014  – February 2021 TMS320F28374S , TMS320F28375S , TMS320F28375S-Q1 , TMS320F28376S , TMS320F28377S , TMS320F28377S-Q1 , TMS320F28378S , TMS320F28379S

PRODUCTION DATA  

  1. 特長
  2. アプリケーション
  3. 概要
    1.     機能ブロック図
  4. 改訂履歴
  5. デバイスの比較
    1. 5.1 関連製品
  6. 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 信号の説明
      1. 6.2.1 信号の説明
    3. 6.3 内部プルアップおよびプルダウン付きのピン
    4. 6.4 ピン多重化
      1. 6.4.1 GPIO 多重化ピン
      2. 6.4.2 入力クロスバー
      3. 6.4.3 出力クロスバーおよび ePWM クロスバー
      4. 6.4.4 USB ピン多重化
      5. 6.4.5 高速 SPI ピン多重化
    5. 6.5 未使用ピンの接続
  7. 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格 (民生用)
    3. 7.3  ESD 定格 (車載用)
    4. 7.4  推奨動作条件
    5. 7.5  消費電力の概略
      1. 7.5.1 200MHz SYSCLK でのデバイス消費電流
      2. 7.5.2 消費電流のグラフ
      3. 7.5.3 消費電流の低減
    6. 7.6  電気的特性
    7. 7.7  熱抵抗特性
      1. 7.7.1 ZWT パッケージ
      2. 7.7.2 PTP パッケージ
      3. 7.7.3 PZP パッケージ
    8. 7.8  熱設計の検討事項
    9. 7.9  システム
      1. 7.9.1 電源シーケンス
        1. 7.9.1.1 信号ピンの要件
        2. 7.9.1.2 VDDIO、VDDA、VDD3VFL、VDDOSC の要件
        3. 7.9.1.3 VDD 要件
        4. 7.9.1.4 電源ランプ・レート
          1. 7.9.1.4.1 電源ランプ・レート
        5. 7.9.1.5 電源監視
      2. 7.9.2 リセット・タイミング
        1. 7.9.2.1 リセット・ソース
        2. 7.9.2.2 リセットの電気的データおよびタイミング
          1. 7.9.2.2.1 リセット (XRS) のタイミング要件
          2. 7.9.2.2.2 リセット (XRS) のスイッチング特性
      3. 7.9.3 クロック仕様
        1. 7.9.3.1 クロック・ソース
        2. 7.9.3.2 クロック周波数、要件、および特性
          1. 7.9.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 7.9.3.2.1.1 入力クロック周波数
            2. 7.9.3.2.1.2 外部クロック・ソース (水晶振動子ではない) 使用時の X1 入力レベルの特性
            3. 7.9.3.2.1.3 X1 のタイミング要件 –
            4. 7.9.3.2.1.4 AUXCLKIN のタイミング要件
            5. 7.9.3.2.1.5 PLL ロック時間
          2. 7.9.3.2.2 内部クロック周波数
            1. 7.9.3.2.2.1 内部クロック周波数
          3. 7.9.3.2.3 出力クロックの周波数およびスイッチング特性
            1. 7.9.3.2.3.1 出力クロックの周波数
            2. 7.9.3.2.3.2 XCLKOUT のスイッチング特性 (PLL バイパスまたはイネーブル)
        3. 7.9.3.3 入力クロックおよび PLL
        4. 7.9.3.4 水晶発振器
          1. 7.9.3.4.1 水晶発振器のパラメータ
          2. 7.9.3.4.2 水晶発振器の電気的特性
        5. 7.9.3.5 内部発振器
          1. 7.9.3.5.1 内部発振器の電気的特性
      4. 7.9.4 フラッシュ・パラメータ
        1. 7.9.4.1 フラッシュ・パラメータ
      5. 7.9.5 エミュレーション / JTAG
        1. 7.9.5.1 JTAG の電気的データおよびタイミング
          1. 7.9.5.1.1 JTAG のタイミング要件
          2. 7.9.5.1.2 JTAG のスイッチング特性
      6. 7.9.6 GPIO の電気的データおよびタイミング
        1. 7.9.6.1 GPIO - 出力タイミング
          1. 7.9.6.1.1 汎用出力のスイッチング特性
        2. 7.9.6.2 GPIO - 入力タイミング
          1. 7.9.6.2.1 汎用入力のタイミング要件
        3. 7.9.6.3 入力信号のサンプリング・ウィンドウ幅
      7. 7.9.7 割り込み
        1. 7.9.7.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 7.9.7.1.1 外部割り込みのタイミング要件
          2. 7.9.7.1.2 外部割り込みのスイッチング特性
      8. 7.9.8 低消費電力モード
        1. 7.9.8.1 クロック・ゲーティング低消費電力モード
        2. 7.9.8.2 電源をゲーティングする低消費電力モード
        3. 7.9.8.3 低消費電力モードのウェークアップ・タイミング
          1. 7.9.8.3.1 アイドル・モードのタイミング要件
          2. 7.9.8.3.2 アイドル・モードのスイッチング特性
          3. 7.9.8.3.3 スタンバイ・モードのタイミング要件
          4. 7.9.8.3.4 スタンバイ・モードのスイッチング特性
          5. 7.9.8.3.5 ホールト・モードのタイミング要件
          6. 7.9.8.3.6 ホールト・モードのスイッチング特性
          7. 7.9.8.3.7 ハイバネーション・モードのタイミング要件
          8. 7.9.8.3.8 ハイバネーション・モードのスイッチング特性
      9. 7.9.9 外部メモリ・インターフェイス (EMIF)
        1. 7.9.9.1 非同期メモリのサポート
        2. 7.9.9.2 同期 DRAM のサポート
        3. 7.9.9.3 EMIF の電気的データおよびタイミング
          1. 7.9.9.3.1 非同期 RAM
            1. 7.9.9.3.1.1 EMIF 非同期メモリのタイミング要件
            2. 7.9.9.3.1.2 EMIF 非同期メモリのスイッチング特性
          2. 7.9.9.3.2 同期 RAM
            1. 7.9.9.3.2.1 EMIF 同期メモリのタイミング要件
            2. 7.9.9.3.2.2 EMIF 同期メモリのスイッチング特性
    10. 7.10 アナログ・ペリフェラル
      1. 7.10.1 A/D コンバータ (ADC)
        1. 7.10.1.1 ADC の構成可能性
          1. 7.10.1.1.1 信号モード
        2. 7.10.1.2 ADC の電気的データおよびタイミング
          1. 7.10.1.2.1 ADC の動作条件 (16 ビット差動モード)
          2. 7.10.1.2.2 ADC の特性 (16 ビット差動モード)
          3. 7.10.1.2.3 ADC の動作条件 (12ビット・シングルエンド・モード)
          4. 7.10.1.2.4 ADCの特性 (12 ビット・シングルエンド・モード)
          5. 7.10.1.2.5 ADCEXTSOC のタイミング要件
          6. 7.10.1.2.6 ADC 入力モデル
            1. 7.10.1.2.6.1 差動入力モデル・パラメータ
            2. 7.10.1.2.6.2 シングルエンド入力モデルのパラメータ
          7. 7.10.1.2.7 ADC のタイミング図
            1. 7.10.1.2.7.1 12 ビット・モードでの ADC タイミング (SYSCLK サイクル)
            2. 7.10.1.2.7.2 16 ビット・モードでの ADC タイミング
        3. 7.10.1.3 温度センサの電気的データおよびタイミング
          1. 7.10.1.3.1 温度センサの電気的特性
      2. 7.10.2 コンパレータ・サブシステム (CMPSS)
        1. 7.10.2.1 CMPSS の電気的データおよびタイミング
          1. 7.10.2.1.1 コンパレータの電気的特性
          2. 7.10.2.1.2 CMPSS DAC の静的電気特性
      3. 7.10.3 バッファ付き D/A コンバータ (DAC)
        1. 7.10.3.1 バッファ付き DAC の電気的データおよびタイミング
          1. 7.10.3.1.1 バッファ付き DAC の電気的特性
    11. 7.11 制御ペリフェラル
      1. 7.11.1 拡張キャプチャ (eCAP)
        1. 7.11.1.1 eCAP の電気的データおよびタイミング
          1. 7.11.1.1.1 eCAP のタイミング要件
          2. 7.11.1.1.2 eCAP のスイッチング特性
      2. 7.11.2 拡張パルス幅変調器 (ePWM)
        1. 7.11.2.1 制御ペリフェラルの同期
        2. 7.11.2.2 ePWM の電気的データおよびタイミング
          1. 7.11.2.2.1 ePWM のタイミング要件
          2. 7.11.2.2.2 ePWM のスイッチング特性
          3. 7.11.2.2.3 トリップ・ゾーン入力のタイミング
            1. 7.11.2.2.3.1 トリップ・ゾーン入力のタイミング要件
        3. 7.11.2.3 外部 ADC 変換開始の電気的データおよびタイミング
          1. 7.11.2.3.1 外部 ADC 変換開始のスイッチング特性
      3. 7.11.3 拡張直交エンコーダ・パルス (eQEP)
        1. 7.11.3.1 eQEP の電気的データおよびタイミング
          1. 7.11.3.1.1 eQEP のタイミング要件
          2. 7.11.3.1.2 eQEP のスイッチング特性
      4. 7.11.4 高分解能パルス幅変調器 (HRPWM)
        1. 7.11.4.1 GPIO の電気的データおよびタイミング
          1. 7.11.4.1.1 高分解能 PWM のタイミング要件
          2. 7.11.4.1.2 高分解能 PWM の特性
      5. 7.11.5 シグマ-デルタ・フィルタ・モジュール (SDFM)
        1. 7.11.5.1 SDFM の電気的データおよびタイミング (ASYNC を使用)
          1. 7.11.5.1.1 非同期 GPIO (ASYNC) オプション使用時の SDFM のタイミング要件
        2. 7.11.5.2 SDFM の電気的データおよびタイミング (3 サンプル GPIO 入力フィルタを使用)
          1. 7.11.5.2.1 GPIO 入力 フィルタ (3 サンプル・ウィンドウ) オプションを使用した場合の SDFM タイミング要件
    12. 7.12 通信ペリフェラル
      1. 7.12.1 CAN (Controller Area Network)
      2. 7.12.2 I2C (Inter-Integrated Circuit)
        1. 7.12.2.1 I2C の電気的データおよびタイミング
          1. 7.12.2.1.1 I2C のタイミング要件
          2. 7.12.2.1.2 I2C のスイッチング特性
          3. 7.12.2.1.3 164
      3. 7.12.3 マルチチャネル・バッファ付きシリアル・ポート (McBSP)
        1. 7.12.3.1 McBSP の電気的データおよびタイミング
          1. 7.12.3.1.1 McBSP の送信および受信タイミング
            1. 7.12.3.1.1.1 McBSP のタイミング要件
            2. 7.12.3.1.1.2 McBSP のスイッチング特性
          2. 7.12.3.1.2 SPI マスタまたはスレーブとしての McBSP タイミング
            1. 7.12.3.1.2.1 SPI マスタとしての McBSP タイミング要件
            2. 7.12.3.1.2.2 SPI マスタとしての McBSP スイッチング特性
            3. 7.12.3.1.2.3 SPI スレーブとしての McBSP タイミング要件
            4. 7.12.3.1.2.4 SPI スレーブとしての McBSP スイッチング特性
      4. 7.12.4 シリアル通信インターフェイス (SCI)
      5. 7.12.5 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 7.12.5.1 SPI の電気的データおよびタイミング
          1. 7.12.5.1.1 SPI マスタ・モードのタイミング
            1. 7.12.5.1.1.1 SPI マスタ・モードのタイミング要件
            2. 7.12.5.1.1.2 SPI マスタ・モードのスイッチング特性 (クロック位相 = 0)
            3. 7.12.5.1.1.3 SPI マスタ・モードのスイッチング特性 (クロック位相 = 1)
          2. 7.12.5.1.2 SPI スレーブ・モードのタイミング
            1. 7.12.5.1.2.1 SPI スレーブ・モードのタイミング要件
            2. 7.12.5.1.2.2 SPI スレーブ・モードのスイッチング特性
      6. 7.12.6 ユニバーサル・シリアル・バス (USB) コントローラ
        1. 7.12.6.1 USB の電気的データおよびタイミング
          1. 7.12.6.1.1 USB入力ポート DP および DM のタイミング要件
          2. 7.12.6.1.2 USB出力ポート DP および DM スイッチング特性
      7. 7.12.7 ユニバーサル・パラレル・ポート (uPP) インターフェイス
        1. 7.12.7.1 uPP の電気的データおよびタイミング
          1. 7.12.7.1.1 uPP のタイミング要件
          2. 7.12.7.1.2 uPP のスイッチング特性
  8. 詳細説明
    1. 8.1  概要
    2. 8.2  機能ブロック図
    3. 8.3  メモリ
      1. 8.3.1 C28x メモリ・マップ
      2. 8.3.2 フラッシュ・メモリ・マップ
      3. 8.3.3 EMIF チップ・セレクト・メモリ・マップ
      4. 8.3.4 ペリフェラル・レジスタのメモリ・マップ
      5. 8.3.5 メモリ・タイプ
        1. 8.3.5.1 専用RAM (Mx および Dx RAM)
        2. 8.3.5.2 ローカル共有 RAM (LSx RAM)
        3. 8.3.5.3 グローバル共有 RAM (GSx RAM)
        4. 8.3.5.4 CLA メッセージ RAM (CLA MSGRAM)
    4. 8.4  識別
    5. 8.5  バス・アーキテクチャ – ペリフェラル・コネクティビティ
    6. 8.6  C28x プロセッサ
      1. 8.6.1 浮動小数点ユニット
      2. 8.6.2 三角関数演算ユニット (TMU)
      3. 8.6.3 ビタビ、複素演算、CRC ユニット II
    7. 8.7  制御補償器アクセラレータ (CLA)
    8. 8.8  ダイレクト・メモリ・アクセス (DMA)
    9. 8.9  ブート ROM およびペリフェラル・ブート
      1. 8.9.1 EMU ブートまたはエミュレーション・ブート
      2. 8.9.2 ウェイト・ブート・モード
      3. 8.9.3 ゲット・モード
      4. 8.9.4 ブートローダが使用するペリフェラル・ピン
    10. 8.10 デュアル・コード・セキュリティ・モジュール
    11. 8.11 タイマ
    12. 8.12 ウォッチドッグ・タイマ付きノンマスカブル割り込み (NMIWD)
    13. 8.13 ウォッチドッグ
    14. 8.14 コンフィギュラブル・ロジック・ブロック (CLB)
    15. 8.15 機能安全
  9. アプリケーション、実装、およびレイアウト
    1. 9.1 TI リファレンス・デザイン
  10. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスおよび開発ツールの命名規則
    2. 10.2 マーキング
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
  11. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ(パッケージ|ピン)
  • PZP|100
  • ZWT|337
  • PTP|176
サーマルパッド・メカニカル・データ
発注情報

特長

  • TMS320C28x 32 ビット CPU
    • 200MHz
    • IEEE 754 単精度浮動小数点ユニット (FPU)
    • 三角関数演算ユニット (TMU)
    • ビタビ / 複素演算ユニット (VCU-II)
  • プログラム可能な制御補償器アクセラレータ (CLA)
    • 200MHz
    • IEEE 754 単精度浮動小数点命令
    • メイン CPU と独立にコードを実行
  • オンチップ・メモリ
    • 512KB (256KW) または 1MB (512KW) のフラッシュ (ECC 保護)
    • 132KB (66KW) または 164KB (82KW) の RAM
      (ECC 保護またはパリティ保護)
    • デュアル・ゾーンのセキュリティでサードパーティーの開発をサポート
    • 固有の識別番号
  • クロックおよびシステム制御
    • 2 つの内部ゼロ・ピン 10MHz 発振器
    • オンチップの水晶発振器
    • ウィンドウ付きウォッチドッグ・タイマ・モジュール
    • クロック消失検出回路
  • コア 1.2V、I/O 3.3V の設計
  • システム・ペリフェラル
    • ASRAM および SDRAM をサポートする 2 つの外部メモリ・インターフェイス (EMIF)
    • 6 チャネルのダイレクト・メモリ・アクセス (DMA) コントローラ
    • 個別にプログラム可能な最大 169 の多重化された汎用入出力 (GPIO) ピン (入力フィルタ付き)
    • 拡張ペリフェラル割り込みコントローラ (ePIE)
    • 外部ウェイクアップに対応した複数の低消費電力モード (LPM) をサポート
  • 通信ペリフェラル
    • USB 2.0 (MAC + PHY)
    • 12 ピンの 3.3V 互換ユニバーサル・パラレル・ポート (uPP) インターフェイスをサポート
    • 2 つの CAN (Controller Area Network) モジュール (ピンでブート可能)
    • 3 つの高速 (最高 50MHz) SPI ポート (ピンでブート可能)
    • 2 つのマルチチャネル・バッファ付きシリアル・ポート (McBSP)
    • 4 つのシリアル通信インターフェイス (SCI/UART) (ピンでブート可能)
    • 2 つの I2C インターフェイス (ピンでブート可能)
  • アナログ・サブシステム
    • 最大 4 つの A/D コンバータ (ADC)
      • 16 ビット・モード
        • 各 1.1MSPS (最大 4.4MSPS のシステム・スループット)
        • 差動入力
        • 最大 12 の外部チャネル
      • 12 ビット・モード
        • 各 3.5MSPS (最大 14MSPS のシステム・スループット)
        • シングルエンド入力
        • 最大 24 の外部チャネル
      • 各 ADC に 1 つのサンプル・アンド・ホールド (S/H)
      • ADC 変換の後処理をハードウェアに内蔵
        • 飽和オフセット較正
        • 設定点からの誤差の計算
        • 高、低、およびゼロクロス比較、割り込み機能付き
        • トリガからサンプルまでの遅延の捕捉
    • 8 つのウィンドウ付きコンパレータ、12 ビットの D/A コンバータ (DAC) リファレンス付き
    • 3 つのバッファ付き 12 ビット DAC 出力
  • 拡張制御ペリフェラル
    • 拡張機能付きの 24 の PWM チャネル
    • 16 の高分解能パルス幅変調器 (HRPWM) チャネル
      • 8 つの PWM モジュールの A チャネルと B チャネルの両方が高分解能
      • デッドバンドのサポート (標準と高分解能の両方)
    • 6 つの拡張キャプチャ (eCAP) モジュール
    • 3 つの拡張直交エンコーダ・パルス (eQEP) モジュール
    • 8 つのシグマ-デルタ・フィルタ・モジュール (SDFM) 入力チャネル (チャネルごとに 2 つのパラレル・フィルタ)
      • 標準 SDFM データ・フィルタリング
      • コンパレータ・フィルタによる範囲外に対する迅速なアクション
  • 構成可能ロジック・ブロック (CLB)
    • 既存のペリフェラル機能を強化
    • ポジション・マネージャ・ソリューションをサポート
  • 機能安全準拠
  • 安全関連認証
  • パッケージ・オプション
    • 鉛フリー、グリーン・パッケージ
    • 337 ボールの新ファイン・ピッチ・ボール・グリッド・アレイ (nFBGA) [接尾辞 ZWT]
    • 176 ピン PowerPAD™ 熱的に強化された薄型クワッド・フラットパック (HLQFP)
      [接尾辞 PTP]
    • 100 ピン PowerPAD 熱的に強化された薄型クワッド・フラットパック (HTQFP) [接尾辞 PZP]
  • 温度オプション:
    • T:-40℃~105°Cの接合部温度
    • S:-40℃~125℃の接合部温度
    • Q:自由気流で -40℃~125℃
      (車載アプリケーション用の AEC Q100 認定)