JADS125 May   2026 TPS61129-Q1

ADVMIX  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 同期整流器と完全なシャットダウン
      2. 7.3.2 デバイス イネーブル
      3. 7.3.3 ダウン モード スレッショルド
      4. 7.3.4 SYNC/MODE 構成
      5. 7.3.5 出力放電
      6. 7.3.6 ソフト スタートおよび短絡保護
      7. 7.3.7 パワーグッド インジケータ
      8. 7.3.8 スペクトラム拡散周波数変調
    4. 7.4 デバイスの機能モード
      1. 7.4.1 低電圧誤動作防止
    5. 7.5 プログラミング
      1. 7.5.1 出力電圧の設定
  9. 8 アプリケーションと実装
    1. 8.1 使用上の注意
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 インダクタの選択
        2. 8.2.2.2 入力コンデンサの選択
        3. 8.2.2.3 出力コンデンサの選択
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 サード・パーティ製品に関する免責事項
    2. 9.2 ドキュメントのサポート
      1. 9.2.1 関連資料
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 テープおよびリール情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.3.6 ソフト スタートおよび短絡保護

入力電圧が UVLO スレッショルドを上回り、EN ピンが high になると、TPS61129-Q1 がイネーブルになります。ハイサイド FET の突入電流と消費電力を制限するため、VOUT ピンの電圧と動作モードに基づいて、ピーク スイッチング電流制限が 500mA から通常の電流制限 3.5A (標準値) まで徐々に解放されます。表 7-1に示すように、起動時に合計 3 つの位相があります。

VOUT ピンが GND に短絡している場合などの異常動作条件下では、デバイスは位相 I で説明されているとおりに動作します。

表 7-1 異なる動作条件下におけるピーク スイッチング電流制限 (VIN = 3.3V、VOUT = 5V)
位相番号 VIN および VOUT 条件 標準ピーク スイッチング電流制限
I VOUT < 2.2V 0.5A
II (ダウン モード) 2.4V < VOUT < VIN + Vdown_mode(1) 1.5A
III (昇圧モード) VIN + Vdown_mode < VOUT(1) 3.5A
(1) ダウン モード開始時は Vdown_mode = 235mV、ダウンモード状態は Vdown_mode = 285mV。