JAJSW85 February   2025 TUSB1146-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電源特性
    6. 5.6  制御 I/O DC の電気的特性
    7. 5.7  USB および DP の電気的特性
    8. 5.8  タイミング要件
    9. 5.9  スイッチング特性
    10. 5.10 代表的特性
  7.   パラメータ測定情報
  8. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 USB 3.2
      2. 6.3.2 ディスプレイ ポート
      3. 6.3.3 4 レベル入力
      4. 6.3.4 レシーバのリニア イコライゼーション
    4. 6.4 デバイスの機能モード
      1. 6.4.1 GPIO モードでのデバイス構成
      2. 6.4.2 I2C プログラミングによるデバイス構成
      3. 6.4.3 DisplayPort モード
      4. 6.4.4 直線性 EQ の構成
      5. 6.4.5 直線性 VOD
      6. 6.4.6 VOD モード
        1. 6.4.6.1 直線性 VOD
        2. 6.4.6.2 制限付き VOD
      7. 6.4.7 送信イコライゼーション
      8. 6.4.8 USB3.2 モード
      9. 6.4.9 下流側ポートの適応型イコライゼーション
        1. 6.4.9.1 I2 C モードでの高速な適応型イコライゼーション
        2. 6.4.9.2 完全適応型イコライゼーション
        3. 6.4.9.3 GPIO モードでの完全適応型イコライゼーション（I2C_EN ="F"）
    5. 6.5 プログラミング
      1. 6.5.1 モード間の遷移
      2. 6.5.2 疑似コードの例
        1. 6.5.2.1 リニア リドライバ モード付き高速 AEQ
        2. 6.5.2.2 高速 AEQ (制限付きリドライバ モード)
        3. 6.5.2.3 直線性リドライバ モード付きフル AEQ
        4. 6.5.2.4 リドライバ モード付きフル AEQ
      3. 6.5.3 TUSB1146-Q1 I2C アドレスのオプション
      4. 6.5.4 TUSB1146-Q1 I2C ターゲット アドレス
  9. 7 レジスタ マップ
    1. 7.1 TUSB1146-Q1 レジスタ
  10. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 USB および DP 上流側ポート (USB ホスト / DP GPU から USB-C レセプタクルへの) 構成
        2. 8.2.2.2 USB 下流側ポート (USB-C レセプタクルから USB ホストへ) の構成
          1. 8.2.2.2.1 固定イコライゼーション
          2. 8.2.2.2.2 高速な適応型イコライゼーション
          3. 8.2.2.2.3 完全適応型イコライゼーション
        3. 8.2.2.3 ESD 保護
      3. 8.2.3 アプリケーション曲線
    3. 8.3 システム例
      1. 8.3.1 USB 3.1 のみ
      2. 8.3.2 USB 3.1 および 2 レーンの DisplayPort モード
      3. 8.3.3 DisplayPort のみ
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  11. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  12. 10改訂履歴
  13. 11メカニカル、パッケージ、および注文情報
    1. 11.1 テープおよびリール情報
    2. 11.2 メカニカル データ

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.5.1 レイアウトのガイドライン

  1. SSTXP/N、SSRXP/N、RX1P/N、RX2P/N、TX1P/N、TX2P/N の各ペアは、±10% の許容範囲で制御された 90Ω の差動インピーダンスで配線します。
  2. DP[3:0]P/N ペアについて、90Ω（±10%）の差動インピーダンスで制御された配線を行います。
  3. SSTXP/N と SSRXP/N の間には、ペア間の長さ合わせ要件はありません。
  4. GPU から TUSB1146-Q1 を経由して USB-C レセプタクルに至るまでの DP レーン（DP[3:0]）間の長さのずれは、100 mil 未満に保ってください。
  5. その他の高速信号から遠ざけます。
  6. ペア内配線（P と N の間）は5 mil 未満にします。
  7. 配線長を一致させるための調整は、配線長の不一致が発生している場所の近くで行います。
  8. 各ペアは、信号配線幅の 3 倍以上離す必要があります。
  9. 差動配線での曲げの使用は最小限に抑えます。曲げを使用する場合、左右の曲げの数は可能な限り等しくし、曲げの角度は 135 度以上とします。こうすることで、曲げに起因する長さの不一致が最小限に抑えられ、その結果、曲げが EMI に及ぼす影響が最小限に抑えられます。
  10. すべての差動ペアは同じ層に配線します。
  11. ビアの数を最小限に抑えます。TI はビアの数を 2 以下にすることを推奨しています。
  12. グランド プレーンに隣接する層に配線を配置します。
  13. 差動ペアは、プレーンの割れ目の上には配線しないようにします。
  14. なお、テスト ポイントを追加することは、インピーダンスの非連続性をもたらすため、信号性能に悪影響を及ぼします。テスト ポイントを使用する場合、テスト ポイントを連続的かつ対称的に配置します。差動ペアに枝分かれが発生するような方法でテスト ポイントを配置しないでください。
  15. TI は、USB-C レセプタクルの SuperSpeed ピンの下にリファレンスプレーンの開口部を設けることを強く推奨します。これにより、レセプタクルの容量効果を最小限に抑えることができます。
  16. TI は、AC 結合コンデンサの下にリファレンス プレーンの開口部を設けることを強く推奨します。