設計目標

設計の説明

この回路は、計装アンプへの DC 結合された入力信号から AC 結合のみの出力を生成します。この出力は積分器経由で帰還され、積分器の出力はアンプの基準電圧の変調に使用されます。これによりハイパス フィルタが形成され、出力オフセットが実質的にキャンセルされます。この回路は、部品のミスマッチに起因して CMRR を大幅に劣化させる可能性がある大容量コンデンサや抵抗を入力に接続する必要がありません。

デザイン ノート

1. 出力から基準電圧への DC 補正はユニティ ゲインです。U₁ は、入出力の制限範囲内の信号についてのみ補正が可能なため、計装アンプのゲインを増やすと、補正可能な DC 電圧の大きさは減少します。詳細については、「設計手順」の表を参照してください。
2. R₁ および C₁ の値を大きくすると、カットオフ周波数が低くなりますが、起動時の過渡応答時間が長くなります。起動時の挙動は、過渡シミュレーション結果で観察できます。
3. この方法で AC 結合を行うとき、合計入力電圧は計装アンプの同相入力範囲内に維持される必要があります。

設計手順

1. 回路の低域カットオフ周波数 (積分器のカットオフ周波数) を設定します。高域カットオフ周波数は、ゲインと計装アンプの帯域幅から決定されます。
   ${\mathrm{f}}_{\mathrm{L}}=\frac{1}{2\mathrm{\pi }\times {\mathrm{R}}_1\times {\mathrm{C}}_1}=\text{16 }\mathrm{Hz}$
2. R₁ と C₁ の標準値を選択します。
   $\begin{array}{l}{\mathrm{C}}_1 = \text{100 }\mathrm{nF}\\ {\mathrm{R}}_1=\frac{1}{2\mathrm{\pi }\times \text{100 }\mathrm{nF}\times \text{16 }\mathrm{Hz}}=\text{99.47 }\mathrm{k\Omega }\approx \text{100 }\mathrm{k\Omega } \left(\mathrm{standard} \mathrm{value}\right)\end{array}$
3. 回路の DC 除去能力は、ゲインにつれて低下します。次の表は、高いゲインについての DC 補正範囲の妥当な推定値です。

   ゲイン	DC 補正範囲
   1 V/V	±10 V
   10 V/V	±1 V
   100 V/V	±0.1 V
   1000V/V	±0.01 V

設計シミュレーション

AC シミュレーション結果

過渡シミュレーション結果

設計の参照資料

テキサス・インスツルメンツ、SBOMAU0 TINA-TI™ 回路シミュレーション、ファイル ダウンロード

テキサス・インスツルメンツ、『TIPD191 DC 除去機能付き計装アンプ』リファレンス デザイン

設計に使用されている計装アンプ

設計に使用されているオペアンプ

設計の代替オペアンプ