3 テスト結果と解説

1S0P 近似レイアウトの TPS745 (WSON パッケージ) の最大周囲温度と消費電力との関係を、図 3-1 に示します。トレンドラインの勾配は、169.2C/W のθ_JA を示しています。収集されたデータの範囲と直線性は、式 2 で説明されている LDO の消費電力と、最大動作周囲温度との間の予想される関係を支持しています。

図 3-1 TPS745 (WSON) 1S0P の近似レイアウトのテスト結果

Appendix B には、すべてのパッケージとレイアウトについて収集された同様のデータが示されています。図 3-2 と 図 3-3 には、TPS745 (WSON) および TPS7B82-Q1 (TO-252) について得られた θ_JA 値が示されています。これらのパッケージは、5 つのレイアウトすべてにわたって、放熱性能に関して同様のトレンドを示しています。内部的に切断されたレイアウトでは、接続された銅の面積がわずか 0.07in² ですが、θ_JA が約 50% 低減しています。これは、この銅を LDO に直接接続していない場合でも、内層に銅を含めることで放熱性能が大幅に向上することを示しています。他のレイアウトでは、銅とサーマル ビアが増えるにつれ、さらに少しずつ θ_JA は小さくなり、70% を若干上回ったところで最大の低減率に達します。収集されたデータに基づいて、WSON および TO-252 パッケージでは、放熱効率の高いレイアウトが不可欠です。レイアウトが効率的でない場合、θ_JA はデータシートで規定された値よりも大幅に大きくなるため、放熱性能の計算が複雑になり、最大動作周囲温度が低下し、デバイスの寿命と信頼性が低下する可能性があります。

図 3-2 TPS745 (WSON) の θ_JA と基板レイアウトとの関係

図 3-3 TPS7B82-Q1 (TO-252) の θ_JA と基板レイアウトとの関係

図 3-4 に、TLV755P (SOT-23) の θ_JA 測定値を示します。SOT-23 パッケージにおける θ_JA の傾向の違いは、サーマル パッドがないことに起因します。JEDEC 標準規格では、サーマル パッドのないパッケージについては、High-K 熱テスト基板へのサーマル ビアの追加を認めていません。内層および下層に多少の熱を放散できるため、1S0P 近似と、データシート仕様の派生元となる JEDEC High-K テスト基板の熱モデルでは、非常に類似した性能を達成しています。複数の異なるレイアウトで性能が同じにならないよう、内部分離レイアウトではデバイスの下にサーマル ビアを 1 つ設けて、上層のグランド トレースを下層のグランド プレーンに接続しました。これに対し、JEDEC High-K 近似レイアウトは、2 つのビアで上層のグランド トレースを内層に接続して、同様の性能を示しています。ビアを 1 つ追加しただけでは、JEDEC High-K 近似レイアウトに存在する追加の銅箔にもかかわらず、θ_JA を大幅に改善するだけの十分な熱伝達特性は得られません。

熱的に強化された基板と熱的に飽和した基板は、JEDEC High-K 近似基板と比較して θ_JA が約 33% 低減されています。これは、TPS745 と TPS7B82-Q1 の同様な比較をはるかにこえるものです。これは、SOT-23 パッケージにはサーマル パッドがないということで説明がつきます。熱的に強化されたレイアウトと熱的に飽和したレイアウトは、上層に銅プレーンを含む唯一のレイアウトです。このパッケージにはサーマル パッドがないため、放熱の大半は上層で行われます。そのため、上層に銅を含めることがはるかに効果的です。さらに、熱的強化パッケージと熱的飽和パッケージでは、追加したサーマル ビアが、内層および下層に熱を拡散させる唯一の経路です。これに対し、TPS745 と TPS7B82-Q1 のレイアウトでは、サーマル ビアがサーマル パッド直下に設けられているため、サーマル ビアを追加することによる効果を小さくしています。

図 3-4 TLV755P (SOT-23) の θ_JA と基板レイアウトとの関係

図 3-5 に、PCB レイアウトの効果とパッケージ タイプとの関係を比較したものです。有効性は、θ_JA の減少に対するパーセンテージで計算されます。式 3 で計算したように、熱効率の高いレイアウトでは、データシートで規定されている θ_JA をパッケージに応じて 32% ～ 55% の範囲で低減できます。データシートで規定されている θ_JA を使用すると、LDO の接合部温度の上昇を控えめに推定できます。ただし、式 2 に示すように、熱効率の高いレイアウトを使用すると、接合部温度の経験的な上昇を 32% ～ 55% 低減できます。この改善を考慮することで、動作時周囲温度を高くするか、消費電力を高いレベルにするか、またはこれら 2 つを組み合わせることができます。式 4 を使用した 1S0P 近似レイアウトとの比較は、放熱効率の優れたレイアウトの重要性を示しています。このワースト ケースのレイアウトと比較して、放熱効率の優れたレイアウトでは測定される θ_JAが最小で 4 分の 1 まで小さくなります。

式 3.

式 4.

図 3-5 各デバイスでの θ_JA の低減

図 3-6 は、図 3-2、図 3-3、図 3-4 から得られた結果を、式 5 を使用してデータシートの仕様に相対的に正規化したものです。

式 5.

この図は、3 つのパッケージで収集されたデータをまとめたもので、本調査の重要な発見を示しています。まず、PCB の銅成分と θ_JA との間には、銅量の増加に伴って飽和する反比例の関係があります。この関係はパッケージに関係なく観察できます。1S0P 近似と内部的に切断されたレイアウトとの間で見られる大幅な低下が示すように、熱性能を向上させるために銅成分を LDO に接続する必要はありません。また、デバイスの周囲にサーマル ビアを追加することでも、LDO から発生した熱を内層および下層に放散する経路が増えるため、熱性能は向上します。このビアは、専用のサーマル パッドがない SOT-23 などのパッケージでは特に重要です。しかし、熱的に強化されたレイアウトと熱的に飽和したレイアウトとでは改善の差が極めて小さいことから分かるように、サーマル ビアの追加による θ_JA の改善効果は飽和します。

図 3-6 各デバイスと基板レイアウトの正規化された θ_JA