半導体デバイスが ESD によって損傷する標準的な方法を詳しく見てみましょう。オペ アンプの反転入力と負電源ピンとの間に印加される、大きな ESD 電位、または電圧を考慮します (図 2-1を参照)。

図 2-1 ESD イベント電圧パス

この ESD イベントにより、ゲートから一方の入力 MOSFET のソースに大きな電圧が印加され、デバイスが損傷する可能性があります。MOSFET ゲート酸化物の厚さはナノメートル程度であり、MOSFET はこのような損傷を受けやすいです。

図 2-2 MOSFET の図

ESD 保護ダイオードは、この損傷を防止するために必要な保護を実現します。デバイスの取り扱いが不適切な場合、誤った ESD イベントが発生する可能性があります。ESD パルスが発生する可能性のある最も一般的な方法の 1 つは、IC が人間と相互作用することです。人間は、床を歩いたり、家具をブラッシングしたりするときの摩擦によって静電気放電を蓄積することができます。この電荷は、適切な ESD 保護なしに触れた場合、IC に急速に放散する可能性があります。多くの場合、これは kV 単位のスケールであり、ESD セルの必要性は明らかです。デバイスがこれらの事象に耐えられることを確認するため、オペ アンプは迅速な電圧サージ (kV 範囲) にさらされ、その後テストされて、デバイスが依然として機能していることを確認します。このシミュレーションは人体モデル (HBM) と呼ばれています。

ラボでシミュレーションされた実際の ESD イベントのもう 1 つの例は、IC が ESD イベントに耐えられることを確認するために荷電デバイスモデル (CDM) です。CDM は、デバイスと自動テストハンドラ、またはアセンブリ プロセス全体で使用される他の自動デバイスとの間に電荷の蓄積によって、製造および組み立てプロセスで最も多く発生するイベントをシミュレートします。デバイスが接地された導体に接触すると、残留容量は放電し、IC が損傷する可能性があります。ESD イベントがトリガされないように、デバイスを慎重に取り扱う必要があります。この故障モードをシミュレートする際、デバイスは高電圧にさらされ、その後で機能テストを受けます。放電は通常ナノ秒単位で行われるため、故障のほとんどはゲート-酸化膜の損傷 (上記参照) と接合部の損傷という形で見られます。

マシン モデル (MM) は、以前に最悪の場合の HBM イベントをシミュレートするために使用されていました。ただし、この機能は実際の ESD イベントを正確にシミュレートすることはなく、現在は使用されていません。ここでは、HBM と CDM を使用して半導体の ESD 堅牢性をテストしています。

JEDEC は半導体デバイスの許容可能な ESD 定格に関する業界規格を制定しており、HBM と CDM の試験を含めています。JEDEC と業界半導体要件の詳細については、公式 Web サイトを参照してください。すべてのデバイス データ シートには、それぞれのモデルの電圧スレッショルドが記載されています。表 2-1に、デバイス OPA596 を使用した代表的な ESD 定格表の例を示します。デバイスが持つ保護の種類を知ることは重要です。次のセクションでは、さまざまな種類の ESD セルについて説明します。