JAJA981 August   2025

 

  1.   1
  2.   概要
  3.   商標
  4. 1S パラメータ定義
    1. 1.1 挿入損失 (S21)
    2. 1.2 反射損失 (S11)
  5. 2FPD-Link™シリアライザ ボディの高速信号設計の例
    1. 2.1 設計例の概要
    2. 2.2 高速 FPD-Link レイアウト設計の重要なポイント
  6. 3反射損失に影響を与える要因と最適化ガイドライン
    1. 3.1 伝送ラインのインピーダンスの影響
    2. 3.2 AC カップリング コンデンサ ランディングパッドの影響と最適化
      1. 3.2.1 低減の方針:アンチパッドの実装
      2. 3.2.2 Ansys®HFSS によるシミュレーション結果
    3. 3.3 スルーホール コネクタのフットプリントの影響と最適化
      1. 3.3.1 スルーホール コネクタ ビアのアンチパッドの影響
        1. 3.3.1.1 Ansys®HFSS によるシミュレーション結果
      2. 3.3.2 周囲のグランド ビアの影響
        1. 3.3.2.1 シミュレーション結果 (周囲のグランド ビアの影響)
      3. 3.3.3 非機能性パッドの影響
        1. 3.3.3.1 シミュレーション結果 (非機能性パッドの衝撃)
    4. 3.4 一般的な信号ビアの影響と最適化
      1. 3.4.1 シミュレーション結果
    5. 3.5 ESD ダイオードの寄生容量の影響と最適化
  7. 4まとめ

ESD ダイオードの寄生容量の影響と最適化

ESD ダイオード固有の寄生容量は、高速アプリケーションで信号のインテグリティを大幅に低下させる可能性があります。例えば、0.2pF の寄生容量は、6.75GHz における反射損失 (S11) に次のような影響を及ぼします:

  1. 容量性リアクタンスの計算を、式 3に示します。
    式 3. Z c = 1 j w C = - j 1 2 π f C = - j 1 2 π × 6.75 G H z × 0.2 p F = - 118 j Ω
  2. 式 4 に、50Ω 伝送ラインでの並列インピーダンスを示します。
    式 4. Z p a r a l l e l = 50 × ( - 118 j ) 50 - 118 j
  3. 式 5は、反射損失の劣化です。
    式 5. Return loss (dB) = 20 log 10 | Z parallel - 50 Z parallel + 50 | = - 13.7 dB

元の反射損失が 6.75GHz で -30dB (高速インターフェイスの場合一般的) であると仮定すると、0.2pF 容量による劣化は約 16.3dB です。

図 3-16に示すように、ESD ダイオードの容量が増加するにつれて、PCB チャネル全体の反射損失 (S11) は徐々に悪化します。

 異なる ESD ダイオード容量での反射損失 (S11)図 3-16 異なる ESD ダイオード容量での反射損失 (S11)

ESD ダイオードの固有寄生容量および ESD ダイオードのランディング パッドによる寄生容量は、インピーダンスと反射損失の性能に深刻な影響を及ぼします。そのため、この容量の影響を補償する必要があります。

  • ESD ダイオードの下にアンチパッドを使用することは、寄生容量を補償する有効な手段となり得ます。
  • アンチパッドでは静電容量を補償するのに十分ではない場合:
    • より深いグラウンド層を参照するようにするために、複数の層にアンチパッドを作成します。例えば、レイヤ 2 とレイヤ 3 にアンチパッドを作成し、信号がレイヤ 4 を参照するようにします。これにより誘電体の厚みが増し、インピーダンスが高くなって容量の影響を打ち消すことができます。
    • 静電容量を補償するため、ESD ダイオード付近のパターンはわずかに狭くなります。狭められたパターンはより高いインダクタンスを生み出し、元の寄生容量をインダクタ–コンデンサ–インダクタ (L-C-L) の T コイル モデルに変換します。これにより、容量によって引き起こされるインピーダンス低下を効果的に補償できます。

図 3-17は、ESD ダイオード付近のパターンをわずかに狭め、寄生容量の影響を補償するためにアンチパッドを大きくした例です。

図 3-18は、狭められたパターン設計と元の配線設計 (ESD ダイオードの寄生容量 = 0.2pF) の間で、PCB チャネル全体の反射損失 (S11) を比較しています。最適化後、PCB チャネル全体 (IC ピンからコネクタ ビアまで) の反射損失は、6.75GHz で 3dB、5.4GHz で 4dB 改善されます。

 ESD ダイオード付近の狭いパターンあり/なしのシミュレーション モデル図 3-17 ESD ダイオード付近の狭いパターンあり/なしのシミュレーション モデル
 反射損失 (S11):ESD ダイオード付近の狭パターンの場合とない場合図 3-18 反射損失 (S11):ESD ダイオード付近の狭パターンの場合とない場合

ESD ダイオードの主な推奨事項:

  • ESD ダイオードの容量値を可能な限り低く (≤ 0.2pF) 抑えます。寄生容量が大きくなると、反射損失と挿入損失の両方の性能が低下します。
  • PCB レイアウト設計において、ESD ダイオード下に単層または多層のグラウンド カットアウト (アンチパッド) を追加したり、ESD ダイオード付近のパターン幅を狭めるなどの補償技術を使用して、容量の影響を補償します。
  • ESD ダイオードを高速パターンに直接配置し、スタブを避けるようにします。
  • ESD ダイオードは、使用事例によって配置します。バッテリ短絡試験を必要とするシステムでは、ESD ダイオードを AC カップリング コンデンサのチップ側に配置できます。バッテリ短絡試験を必要としないシステムでは、より良い ESD 性能と信号インテグリティを得るために、ESD ダイオードをコネクタ側のできるだけ近くに配置できます。
  • 補正手法を検証するためのシミュレーションの実行を強くお勧めします。