JAJSAK8P September 2006 – August 2024 DS90UR124 , DS90UR124-Q1 , DS90UR241 , DS90UR241-Q1
PRODUCTION DATA
5.8 デシリアライザのスイッチング特性
推奨動作電源電圧および温度範囲内 (特に規定のない限り)
| パラメータ | テスト条件 | ピン / 周波数 | 最小値 | 標準値 | 最大値 | 単位 | |
|---|---|---|---|---|---|---|---|
| tRCP | Receiver out Clock Period | tRCP = tTCP、 PTOSEL = H | RCLK 図 5-15 | 23.25 | T | 200 | ns |
| tRDC | RCLK Duty Cycle | PTOSEL = H、 SLEW = L | 45% | 50% | 55% | ||
| tCLH | LVCMOS Low-to-High Transition Time | CL = 4pF (集中負荷)、 SLEW = H | ROUT [0:23]、 RCLK、LOCK | 1.5 | 2.5 | ns | |
| tCHL | LVCMOS High-to-Low Transition Time | 1.5 | 2.5 | ns | |||
| tCLH | LVCMOS Low-to-High Transition Time | CL = 4pF (集中負荷)、 SLEW = L | ROUT [0:23]、 RCLK、LOCK | 2.0 | 3.5 | ns | |
| tCHL | LVCMOS High-to-Low Transition Time | 2.0 | 3.5 | ns | |||
| tROS | ROUT (0:7) Setup Data to RCLK (グループ 1) | PTOSEL = L、 SLEW = H、 図 5-16 | ROUT[0:7] | (0.35) × tRCP | (0.5 × tRCP) - 3 UI | ns | |
| tROH | ROUT (0:7) Hold Data to RCLK (グループ 1) | (0.35) × tRCP | (0.5 × tRCP) - 3 UI | ns | |||
| tROS | ROUT (8:15) Setup Data to RCLK (グループ 2) | PTOSEL = L、 SLEW = H、 図 5-16 | ROUT [8:15]、LOCK | (0.35) × tRCP | (0.5 × tRCP) - 3 UI | ns | |
| tROH | ROUT (8:15) Hold Data to RCLK (グループ 2) | (0.35) × tRCP | (0.5 × tRCP) - 3 UI | ns | |||
| tROS | ROUT (16:23) Setup Data to RCLK (グループ 3) | ROUT [16:23] | (0.35) × tRCP | (0.5 × tRCP) - 3 UI | ns | ||
| tROH | ROUT (16:23) Setup Data to RCLK (グループ 3) | (0.35) × tRCP | (0.5 × tRCP) - 3 UI | ns | |||
| tROS | ROUT (0:7) Setup Data to RCLK (グループ 1) | PTOSEL = H、 SLEW = H、 図 5-15 | ROUT[0:7] | (0.35) × tRCP | (0.5 × tRCP) - 2 UI | ns | |
| tROH | ROUT (0:7) Hold Data to RCLK (グループ 1) | (0.35) × tRCP | (0.5 × tRCP) + 2 UI | ns | |||
| tROS | ROUT (8:15) Setup Data to RCLK (グループ 2) | ROUT [8:15]、LOCK | (0.35) × tRCP | (0.5 × tRCP) + -1 UI | ns | ||
| tROH | ROUT (8:15) Hold Data to RCLK (グループ 2) | (0.35) × tRCP | (0.5 × tRCP) + +1 UI | ns | |||
| tROS | ROUT (16:23) Setup Data to RCLK (グループ 3) | ROUT [16:23] | (0.35) × tRCP | (0.5 × tRCP) + +1 UI | ns | ||
| tROH | ROUT (16:23) Setup Data to RCLK (グループ 3) | (0.35) × tRCP | (0.5 × tRCP) + -1 UI | ns | |||
| tHZR | HIGH to Tri-state Delay | PTOSEL = H、 図 5-14 | ROUT [0:23]、 RCLK、LOCK | 3 | 10 | ns | |
| tLZR | LOW to Tri-state Delay | 3 | 10 | ns | |||
| tZHR | Tri-state to HIGH Delay | 3 | 10 | ns | |||
| tZLR | Tri-state to LOW Delay | 3 | 10 | ns | |||
| tDD | Deserializer Delay | PTOSEL = H、 図 5-12 | RCLK | [5 + (5/56)] T + 3.7 | [5 + (5/56)] T + 8 | ns | |
| tDSR | Deserializer PLL Lock Time from Powerdown | 図 5-14 を参照 | 5 MHz | 128k*T | ms | ||
| 43 MHz | 128k*T | ||||||
| RxIN_TOL-L | Receiver INput TOLerance Left | 図 5-17 を参照 | 5MHz～43MHz | 0.25 | UI | ||
| RxIN_TOL-R | Receiver INput TOLerance Right | 図 5-17 を参照 | 5MHz～43MHz | 0.25 | UI | ||
図 5-1 シリアライザ入力チェッカーボード パターン
図 5-2 デシリアライザ出力チェッカーボード パターン
図 5-3 シリアライザの LVDS 出力負荷および遷移時間
図 5-4 シリアライザの入力クロック遷移時間
図 5-5 シリアライザのセットアップおよびホールド時間
図 5-6 シリアライザのトライステート テスト回路および遅延
図 5-7 シリアライザの PLL ロック時間、TPWDNB トライステート遅延
図 5-8 シリアライザの遅延
図 5-9 トランスミッタの出力アイ開口 (TxOUT_E_O)
VOD = (DOUT+) - (DOUT−)
差動出力信号は、データ転送モードのデバイスの (DOUT+) - (DOUT−) として示されます。
図 5-10 シリアライザの VOD 図
図 5-11 シリアライザの LVCMOS 出力負荷および遷移時間
図 5-12 デシリアライザの遅延
図 5-13 デシリアライザのトライステート テスト回路およびタイミング
図 5-14 デシリアライザの PLL ロック時間と RPWDNB トライステート遅延
図 5-15 デシリアライザのセットアップおよびホールド時間と PTO (PTOSEL = H)
グループ 1 は、「2UI 前、1UI 後、1UI 前、2UI 後」のシーケンスによって内部的にラッチされます。
グループ 2 は、「1UI 後、1UI 前、2UI 後、2UI 前」のシーケンスによって内部的にラッチされます。
グループ 3 は、「1UI 前、2UI 後、2UI 前、1UI 後」のシーケンスによって内部的にラッチされます。
図 5-16 デシリアライザのセットアップおよびホールド時間と PTO 拡張 (PTOSEL = L)
RxIN_TOL_L は、図の左側の理想的な (理想値を基準とした) ノイズ マージンです。
RxIN_TOL_R は、図の右側の理想的な (理想値を基準とした) ノイズ マージンです。
図 5-17 レシーバ入力の許容誤差 (RxIN_TOL) とサンプリング ウィンドウ