JAJSAK8P September   2006  – August 2024 DS90UR124 , DS90UR124-Q1 , DS90UR241 , DS90UR241-Q1

PRODUCTION DATA  

  1.   1
  2. 1特長
  3. 2アプリケーション
  4. 3概要
  5. 4ピン構成および機能
  6. 5仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 シリアライザの TCLK の入力タイミング要件
    7. 5.7 シリアライザのスイッチング特性
    8. 5.8 デシリアライザのスイッチング特性
    9. 5.9 代表的特性
  7. 6詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  初期化およびロック機能
      2. 6.3.2  データ転送
      3. 6.3.3  再同期
      4. 6.3.4  パワーダウン
      5. 6.3.5  トライステート
      6. 6.3.6  プリエンファシス
      7. 6.3.7  AC 結合および終端
        1. 6.3.7.1 レシーバ終端オプション 1
        2. 6.3.7.2 レシーバ終端オプション 2
        3. 6.3.7.3 レシーバ終端オプション 3
      8. 6.3.8  信号品質向上機能
      9. 6.3.9  @SPEED-BIST テスト機能
      10. 6.3.10 DS90C241、DS90C124 との下位互換モード
    4. 6.4 デバイスの機能モード
  8.   アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 DS90UR241 と DS90UR124 の使い方
      2. 7.1.2 ディスプレイ アプリケーション
      3. 7.1.3 代表的なアプリケーションの接続
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 DS90UR241-Q1 の代表的なアプリケーションの接続
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
          1. 7.2.1.2.1 電源に関する考慮事項
          2. 7.2.1.2.2 ノイズ マージン
          3. 7.2.1.2.3 伝送媒体
          4. 7.2.1.2.4 46
          5. 7.2.1.2.5 ライブ リンク挿入
        3. 7.2.1.3 アプリケーション曲線
      2. 7.2.2 DS90UR124 の代表的なアプリケーションの接続
        1. 7.2.2.1 設計要件
        2. 7.2.2.2 詳細な設計手順
        3. 7.2.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
        1. 7.4.1.1 プリント基板レイアウトと電源系の注意事項
        2. 7.4.1.2 LVDS 相互接続のガイドライン
      2. 7.4.2 レイアウト例
  9. 7デバイスおよびドキュメントのサポート
    1. 7.1 デバイス サポート
    2. 7.2 ドキュメントのサポート
      1. 7.2.1 関連資料
    3. 7.3 ドキュメントの更新通知を受け取る方法
    4. 7.4 サポート・リソース
    5. 7.5 商標
    6. 7.6 静電気放電に関する注意事項
    7. 7.7 用語集
  10. 8改訂履歴
  11.   メカニカル、パッケージ、および注文情報

4 ピン構成および機能

DS90UR124-Q1 DS90UR241-Q1 PFB パッケージ48 ピン TQFP上面図図 4-1 PFB パッケージ
48 ピン TQFP
上面図
表 4-1 ピンの機能：PFB パッケージ
ピン I/O 説明
番号 名称
LVCMOS パラレル インターフェイス ピン
4～1、48～44、41～32、29～25 DIN[23:0] LVCMOS_I トランスミッタのパラレル インターフェイスのデータ入力ピン。未使用の場合、Low に接続します。フローティングにしないでください。
10 TCLK LVCMOS_I トランスミッタのパラレル インターフェイスのクロック入力ピン。ストローブ エッジは TRFB 構成ピンによって設定されます。
制御および構成ピン
18 DEN LVCMOS_I トランスミッタのデータ イネーブル
DEN = H：LVDS ドライバ出力は有効 (オン)
DEN = L：LVDS ドライバ出力は無効 (オフ)。トランスミッタの LVDS ドライバの DOUT (+/-) 出力はトライステート。PLL は動作し続けており、TCLK にロック。
23 PRE LVCMOS_I プリエンファシス レベル選択
PRE = NC (未接続)：プリエンファシスは無効 (オフ)。
外部抵抗 RPRE を介して入力を VSS に接続すると、プリエンファシスが作動します。抵抗値によって、プリエンファシス レベルが決まります。推奨値 RPRE ≧ 6kΩ、Imax = [48 / RPRE]、RPREmin = 6kΩ
12 RAOFF LVCMOS_I ランダマイザ制御入力ピン
RAOFF = H：DS90C124 デシリアライザと組み合わせて使用するための下位互換モード。
RAOFF = L：追加のランダム化をオン (デフォルト)。2E7 LSFR 設定を選択します。
詳細については、表 6-1 を参照してください。
5、8、13 RES0 LVCMOS_I 予約済み。このピンは、Low に接続する必要があります。
9 TPWDNB LVCMOS_I トランスミッタのパワー ダウン バー
TPWDNB = H：トランスミッタは有効、
TPWDNB = L：トランスミッタはパワーダウン モード (スリープ)、LVDS ドライバの DOUT (+/-) 出力はトライステート スタンバイ モードになり、PLL はシャットダウンして消費電力を最小化します。
11 TRFB LVCMOS_I トランスミッタのクロック エッジ選択ピン
TRFB = H：パラレル インターフェイス データは立ち上がりクロック エッジでストローブされます。
TRFB = L：パラレル インターフェイス データは立ち下がりクロック エッジでストローブされます。
24 VODSEL LVCMOS_I VOD レベル選択
VODSEL = L：LVDS ドライバ出力は ±500mV (RL = 100Ω)
VODSEL = H：LVDS ドライバ出力は ±900mV (RL = 100Ω)
通常のアプリケーションでは、このピンを Low に設定します。より大きい VOD が必要な長ケーブル アプリケーションでは、このピンを High に設定します。
LVDS シリアル インターフェイス ピン
20 DOUT+ LVDS_O トランスミッタ LVDS 真 (+) 出力。
この出力は、DOUT+ ピンに対する 100Ω 負荷を接続するように設計されています。相互接続は、100nF のコンデンサを使用してこのピンと AC 結合させる必要があります。
19 DOUT− LVDS_O トランスミッタ LVDS 反転 (-) 出力
この出力は、DOUT- ピンに対する 100Ω 負荷を接続するように設計されています。相互接続は、100nF のコンデンサを使用してこのピンと AC 結合する必要があります。
電源 / グランド ピン
22 VDD VDD アナログ電圧電源、LVDS 出力電源
16 VDD VDD アナログ電圧電源、VCO 電源
14 VDD VDD アナログ電圧電源、PLL 電源
30 VDD VDD デジタル電圧電源、シリアライザ電源
7 VDD VDD デジタル電圧電源、シリアライザ ロジック電源
42 VDD VDD デジタル電圧電源、シリアライザ入力電源
21 VSS GND アナログ グランド、LVDS 出力グランド
17 VSS GND アナログ グランド、VCO グランド
15 VSS GND アナログ グランド、PLL グランド
31 VSS GND デジタル グランド、シリアライザ グランド
6 VSS GND デジタル グランド、シリアライザ ロジック グランド
43 VSS GND デジタル グランド、シリアライザ入力グランド
DS90UR124-Q1 DS90UR241-Q1 PAG パッケージ64 ピン TQFP上面図図 4-2 PAG パッケージ
64 ピン TQFP
上面図
表 4-2 ピンの機能：PAG パッケージ
ピン I/O 説明
番号 名称
LVCMOS パラレル インターフェイス ピン
24 RCLK LVCMOS_O パラレル インターフェイス クロック出力ピン。ストローブ エッジは RRFB 構成ピンによって設定されます。
35-38、41-44 ROUT[7:0] LVCMOS_O レシーバ パラレル インターフェイス データ出力 – グループ 1
19-22、27-30 ROUT[15:8] LVCMOS_O レシーバ パラレル インターフェイス データ出力 – グループ 2
7-10、13-16 ROUT[23:16] LVCMOS_O レシーバ パラレル インターフェイス データ出力 – グループ 3
制御および構成ピン
23 LOCK LVCMOS_O LOCK はレシーバ PLL の状態を示します。
LOCK = H：レシーバ PLL はロックしている。
LOCK = L：レシーバ PLL ロックしていない。ROUT[23-0] と RCLK はトライステート。
49 PTOSEL LVCMOS_I プログレッシブ ターンオン動作選択
PTO = H：ROUT[23:0] は 8 つずつ 3 つのグループに分類されます。各グループは RCLK に対して約 ±1 UI～±2 UI 離れてスイッチングします。(図 5-15)
PTO = L：PTO 拡散モード、ROUT[23:0] 出力は ±1 UI～±2 UI 拡散し、RCLK は ±1 UI 拡散します。(図 5-16) 詳細については、「アプリケーション情報」セクションを参照してください。
63 RAOFF LVCMOS_I ランダマイザ制御入力ピン (詳細については、表 2 を参照)
RAOFF = H：DS90C241 シリアライザと組み合わせて使用するための下位互換モード。
RAOFF = L：追加のランダム化をオン (デフォルト)。2E7 LSFR 設定を選択します。
60 REN LVCMOS_I レシーバ データ イネーブル
REN = H：ROUT[23-0] と RCLK は有効 (オン)。
REN = L：ROUT[23-0] と RCLK は無効 (オフ)。レシーバ ROUT[23-0] および RCLK 出力はトライステート。PLL は動作し続けており、TCLK にロック。
50 RES0 LVCMOS_I 予約済み。このピンは、Low に接続する必要があります。
1～6、17、18、33、34 RES0 NC 接続なし (オープン)。ピンは、物理的にはダイに接続されていません。ピンをオープンのままにするか、Low に接続することを推奨します。
48 RPWDNB LVCMOS_I レシーバ パワー ダウン バー
RPWDNB = H：レシーバは有効かつオン
RPWDNB = L：レシーバはパワー ダウン モード (スリープ)、ROUT[23-0]、RCLK、LOCK はトライステート スタンバイ モードになり、PLL はシャットダウンして消費電力を最小化します。
55 RRFB LVCMOS_I レシーバ クロック エッジ選択ピン
RRFB = H：ROUT LVCMOS 出力は立ち上がりクロック エッジでストローブされます。
RRFB = L：ROUT LVCMOS 出力は立ち下がりクロック エッジでストローブされます。
64 SLEW LVCMOS_I LVCMOS 出力スルーレート制御
SLEW = L：2mA の低駆動出力 (デフォルト)
SLEW = H：4mA の高駆動出力
BIST モード ピン (詳細については、セクション 7 を参照)
61 BISTEN LVCMOS_I BIST モード イネーブル用制御ピン
BISTEN = L：デフォルトは Low。通常モード。
BISTEN = H：BIST モードが作動。BISTEN = H かつ DS90UR241 DIN[23:0] = Low またはフローティングの場合、デバイスはそれに応じて BIST モードに移行します。PASS 出力ピンのテスト ステータスを確認します。
62 BISTM LVCMOS_I BIST モードの選択。デシリアライザを BIST 報告モードに設定する制御ピン。
BISTM = L：デフォルトは Low。サイクルごとのビット エラーに対応したすべての ROUT のステータス
BISTM = H：累積ビット エラー数を ROUT[7:0] (最大 255 のバイナリ カウンタ) に表示
45 合格 LVCMOS_O @Speed BIST テスト動作のためのパス フラグ出力。
PASS = L：BIST 失敗
PASS = H：BIST を有効化する前に LOCK = H。その後リンク上で 1 x 10-9 のエラー レートを達成。
LVDS シリアル インターフェイス ピン
53 RIN+ LVDS_I レシーバ LVDS 真 (+) 入力 — この入力は、R IN+ ピンに対する 100Ω 負荷を接続するように設計されています。相互接続は、100nF のコンデンサを使用してこのピンと AC 結合させる必要があります。
54 RIN− LVDS_I レシーバ LVDS 反転 (−) 入力 — この入力は、RIN- ピンに対する 100Ω 負荷を接続するように設計されています。相互接続は、100nF のコンデンサを使用してこのピンと AC 結合させる必要があります。
電源 / グランド ピン
51 VDD VDD アナログ LVDS 電源、電源
59 VDD VDD アナログ電圧電源、PLL 電源
57 VDD VDD アナログ電圧電源、PLL VCO 電源
32 VDD VDD デジタル電圧電源、ロジック電源
46 VDD VDD デジタル電圧電源、ロジック電源
40 VDD VDD デジタル電圧電源、LVCMOS 出力電源
26 VDD VDD デジタル電圧電源、LVCMOS 出力電源
11 VDD VDD デジタル電圧電源、LVCMOS 出力電力
52 VSS GND アナログ LVDS グランド
58 VSS GND アナログ グランド、PLL グランド
56 VSS GND アナログ グランド、PLL VCO グランド
31 VSS GND デジタル グランド、ロジック グランド
47 VSS GND デジタル グランド、ロジック グランド
39 VSS GND デジタル グランド、LVCMOS 出力グランド
25 VSS GND デジタル グランド、LVCMOS 出力グランド
12 VSS GND デジタル グランド、LVCMOS 出力グランド