JAJSGG1F October   2018  – April 2025 IWR6443 , IWR6843

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 機能ブロック図
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 信号の説明
      1. 6.2.1 信号の説明 - デジタル
      2. 6.2.2 信号の説明 - アナログ
    3. 6.3 ピン属性
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  電源投入時間 (POH)
    4. 7.4  推奨動作条件
    5. 7.5  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 7.5.1 OTP eFuse プログラミングの推奨動作条件
      2. 7.5.2 ハードウェア要件
      3. 7.5.3 ハードウェア保証への影響
    6. 7.6  電源仕様
    7. 7.7  消費電力の概略
    8. 7.8  パワー セーブ モード
    9. 7.9  RF 仕様
    10. 7.10 CPU の仕様
    11. 7.11 FCBGA パッケージの熱抵抗特性 [ABL0161]
    12. 7.12 タイミングおよびスイッチング特性
      1. 7.12.1  電源シーケンスおよびリセット タイミング
      2. 7.12.2  入力クロックおよび発振器
        1. 7.12.2.1 クロック仕様
      3. 7.12.3  マルチバッファ付き / 標準シリアル ペリフェラル インターフェイス (MibSPI)
        1. 7.12.3.1 ペリフェラルの概要
        2. 7.12.3.2 MibSPI 送信および受信 RAM の構成
          1. 7.12.3.2.1 SPI のタイミング条件
          2. 7.12.3.2.2 SPI コントローラ モードのスイッチング パラメータ (クロック位相 = 0、SPICLK = 出力、SPISIMO = 出力、SPISOMI = 入力) #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-236 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-237 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-238
          3. 7.12.3.2.3 SPI コントローラ モードのスイッチング パラメータ (クロック位相 = 1、SPICLK = 出力、SPISIMO = 出力、SPISOMI = 入力) #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-244 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-245 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-246
        3. 7.12.3.3 SPI ペリフェラル モードの I/O タイミング
          1. 7.12.3.3.1 SPI ペリフェラル モードのスイッチング パラメータ (SPICLK = 入力、SPISIMO = 入力、SPISOMI = 出力) #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-70 #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-71 #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-73
        4. 7.12.3.4 代表的なインターフェイス プロトコルの図 (ペリフェラル モード)
      4. 7.12.4  LVDS インターフェイスの構成
        1. 7.12.4.1 LVDS インターフェイスのタイミング
      5. 7.12.5  汎用入出力 (General-Purpose Input/Output)
        1. 7.12.5.1 出力タイミングと負荷容量 (CL) のスイッチング特性
      6. 7.12.6  CAN-FD (Controller Area Network - Flexible Data-rate)
        1. 7.12.6.1 CANx TX および RX ピンの動的特性
      7. 7.12.7  シリアル通信インターフェイス (SCI)
        1. 7.12.7.1 SCI のタイミング要件
      8. 7.12.8  I2C (Inter-Integrated Circuit Interface)
        1. 7.12.8.1 I2C のタイミング要件 #GUID-36963FBF-DA1A-4FF8-B71D-4A185830E708/T4362547-185
      9. 7.12.9  クワッド シリアル ペリフェラル インターフェイス (QSPI)
        1. 7.12.9.1 QSPI のタイミング条件
        2. 7.12.9.2 QSPI 入力 (読み取り) タイミングのタイミング要件 #GUID-6DC69BBB-F187-4499-AC42-8C006552DEE1/T4362547-210 #GUID-6DC69BBB-F187-4499-AC42-8C006552DEE1/T4362547-209
        3. 7.12.9.3 QSPI スイッチング特性
      10. 7.12.10 ETM トレース インターフェイス
        1. 7.12.10.1 ETMTRACE のタイミング条件
        2. 7.12.10.2 ETM TRACE のスイッチング特性
      11. 7.12.11 データ変更モジュール (DMM)
        1. 7.12.11.1 DMM のタイミング要件
      12. 7.12.12 JTAG インターフェイス
        1. 7.12.12.1 JTAG のタイミング条件
        2. 7.12.12.2 IEEE 1149.1 JTAG のタイミング要件
        3. 7.12.12.3 IEEE 1149.1 JTAG の推奨動作条件に対するスイッチング特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 サブシステム
      1. 8.3.1 RF およびアナログ サブシステム
        1. 8.3.1.1 クロック サブシステム
        2. 8.3.1.2 送信サブシステム
        3. 8.3.1.3 受信サブシステム
      2. 8.3.2 プロセッサ サブシステム
      3. 8.3.3 ホスト インターフェイス
      4. 8.3.4 メイン サブシステム Cortex-R4F
      5. 8.3.5 DSP サブシステム
      6. 8.3.6 ハードウェア アクセラレータ
    4. 8.4 その他のサブシステム
      1. 8.4.1 ユーザー アプリケーション向け ADC チャネル (サービス)
        1. 8.4.1.1 GP-ADC パラメータ
    5. 8.5 ブート モード
      1. 8.5.1 フラッシュ モード
      2. 8.5.2 機能モード
  10. 9 監視と診断
    1. 9.1 監視と診断のメカニズム
      1. 9.1.1 エラー通知モジュール
  11. 10アプリケーション、実装、およびレイアウト
    1. 10.1 アプリケーション情報
    2. 10.2 リファレンス回路図
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスの命名規則
    2. 11.2 ツールとソフトウェア
    3. 11.3 ドキュメントのサポート
    4. 11.4 サポート・リソース
    5. 11.5 商標
    6. 11.6 静電気放電に関する注意事項
    7. 11.7 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報
    1. 13.1 パッケージ情報
    2. 13.2 ABL、10.4 × 10.4mm のトレイ情報

5 デバイスの比較

特に記述のない限り、このドキュメント内のデバイス固有の情報は IWR6843 および IWR6443 デバイスの両方に関するものです。デバイスの違いについては、表 5-1、「デバイス機能の比較」を参照してください。

表 5-1 デバイスの機能の比較
機能 IWR6843AOP IWR6843 IWR6443 IWR1843 IWR1642 IWR1443 IWRL6432AOP IWRL6432 IWRL1432
アンテナ オン パッケージ (AOP) あり — — — — — あり — —
レシーバの数 4 4 4 4 4 4 3 3 3
トランスミッタの数 3(1) 3(1) 3(1) 3(1) 2 3 2 2 2
RF 周波数範囲 60～64GHz 60～64GHz 60～64GHz 76～81GHz 76～81GHz 76～81GHz 57～64GHz 57～64GHz 76～81GHz
オンチップ メモリ 1.75MB 1.75MB 1.4MB 2MB 1.5MB 576KB 1MB 1MB 1MB
最大 I/F (中間周波数) (MHz) 10 10 10 10 5 15 5 5 5
最大実数サンプリング レート (Msps) 25 25 25 25 12.5 37.5 12.5 12.5 12.5
最大複素サンプリング レート (Msps) 12.5 12.5 12.5 12.5 6.25 18.75 — — —
機能安全準拠 SIL-2(4) SIL-2(4) — — — — SIL-2 対応予定(4) SIL-2 (4) SIL-2 (4)
プロセッサ
MCU あり あり あり あり あり あり あり あり あり
DSP (C674x) あり あり — あり あり — — — —
ペリフェラル
シリアル ペリフェラル インターフェイス (SPI) ポート 2 2 2 2 2 1 2 2 2
クワッド シリアル ペリフェラル インターフェイス (QSPI) あり あり あり あり あり あり あり あり あり
I2C (Inter-Integrated Circuit) インターフェイス 1 1 1 1 1 1 1 1 1
コントローラ エリア ネットワーク (DCAN) インターフェイス — — — あり あり あり — — —
コントローラ エリア ネットワーク (CAN-FD) インターフェイス あり あり あり あり — — あり あり あり
トレース あり あり あり あり あり — — — —
PWM あり あり あり あり あり — あり あり あり
ハードウェア イン ループ (HIL/DMM) あり あり あり あり あり — — — —
GPADC あり あり あり あり あり あり あり あり あり
LVDS / デバッグ (3) あり あり あり あり あり あり — — —
CSI2 — — — — — あり — — —
ハードウェア アクセラレータ あり あり あり あり — あり あり あり あり
1V バイパス モード あり あり あり あり あり あり 該当なし 該当なし 該当なし
JTAG あり あり あり あり あり あり あり あり あり
同時に使用できる Tx の数 3 3 3 3 2 2 2 2 2
製品のステータス 製品プレビュー (PP)、
事前情報 (AI)、
量産データ (PD)		 PD (2) PD (2) PD (2) PD (2) PD (2) PD (2) PD (2) PD (2) PD (2)
(1) 3 Tx 同時動作は、1V LDO バイパスおよび PA LDO 無効化モードのみでサポートしています。このモードでは、1V 電源を VOUT PA ピンに供給する必要があります。
(2) 量産データの情報は、公開日の時点で最新のものです。製品は、テキサス・インスツルメンツの標準保証条件に基づく仕様に準拠しています。
(3) LVDS インターフェイスは製品インターフェイスではなく、デバッグ目的でのみ使用されます。
(4) 機能安全非準拠製品も提供可能です。認定は、異なる時期に認定書をもって確定されることがあるため、目標は、関連するデータシートのみにおいて「準拠予定」から「準拠」に更新されます。最新の準拠ステータスについては、該当するデータシートを参照してください。