JAJSQ89E December   2015  – July 2025 HD3SS3220 , HD3SS3220L

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
    1.     ピンの機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
  7. 6 詳細説明
    1. 6.1 概要
      1. 6.1.1 ケーブル、アダプタ、直接接続デバイス
        1. 6.1.1.1 USB Type-C のレセプタクルとプラグ
        2. 6.1.1.2 USB Type-C ケーブル
        3. 6.1.1.3 レガシー・ケーブルとアダプタ
        4. 6.1.1.4 直接接続デバイス
        5. 6.1.1.5 オーディオ・アダプタ
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  DFP / ソース - ダウンストリーム側ポート
      2. 6.3.2  UFP / シンク - アップストリーム側ポート
      3. 6.3.3  DRP – デュアル・ロール・ポート
      4. 6.3.4  ケーブルの向きとマルチプレクサ制御
      5. 6.3.5  Type-C 電流モード
      6. 6.3.6  アクセサリのサポート
      7. 6.3.7  オーディオ アクセサリ
      8. 6.3.8  デバッグ アクセサリ
      9. 6.3.9  アクティブ・ケーブルでの VCONN サポート
      10. 6.3.10 I2C および GPIO 制御
      11. 6.3.11 HD3SS3220 VBUS 検出
      12. 6.3.12 VDD5 および VCC33 のパワーオン要件
    4. 6.4 デバイスの機能モード
      1. 6.4.1 非接続モード
      2. 6.4.2 アクティブ・モード
      3. 6.4.3 デッド バッテリ
      4. 6.4.4 シャットダウン・モード
    5. 6.5 プログラミング
    6. 6.6 レジスタ・マップ
      1. 6.6.1 デバイス識別レジスタ (オフセット= 0x07～0x00) [リセット = 0x00、0x54、0x55、0x53、0x42、0x33、0x32、0x32]
      2. 6.6.2 接続ステータス・レジスタ (オフセット = 0x08) [リセット = 0x00]
      3. 6.6.3 接続ステータスおよび制御レジスタ (オフセット = 0x09) [リセット = 0x20]
      4. 6.6.4 汎用制御レジスタ (オフセット = 0x0A) [リセット = 0x00]
      5. 6.6.5 デバイス・リビジョン・レジスタ (オフセット = 0xA0) [リセット = 0x02]
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション、DRP ポート
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
      3. 7.2.3 代表的なアプリケーション、DFP ポート
        1. 7.2.3.1 設計要件
        2. 7.2.3.2 詳細な設計手順
      4. 7.2.4 代表的なアプリケーション、UFP ポート
        1. 7.2.4.1 設計要件
        2. 7.2.4.2 詳細な設計手順
  9. 8 電源に関する推奨事項
  10. 9 レイアウト
    1. 9.1 レイアウトのガイドライン
      1. 9.1.1 推奨される PCB スタックアップ
      2. 9.1.2 高速信号トレース長の一致
      3. 9.1.3 差動信号の間隔
      4. 9.1.4 高速差動信号のルール
      5. 9.1.5 差動ペアの対称性
      6. 9.1.6 ビアの不連続性の緩和
      7. 9.1.7 表面実装デバイス・パッドの不連続性の緩和
      8. 9.1.8 ESD/EMI に関する考慮事項
    2. 9.2 レイアウト
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 商標
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

5.6 タイミング要件

最小値公称値最大値単位
I2C (SDA、SCL)
tSU:DATデータ セットアップ時間100ns
tHD:DATデータ セットアップ時間10ns
tSU;STAセットアップ時間、SCL から START 条件0.6μs
tHD,STAホールド時間、(繰り返し) START 条件から SCL0.6μs
tSU:STOSTOP 条件のセットアップ時間0.6μs
tVD;DATデータ有効時間0.9μs
tVD;ACKデータ有効アクノリッジ時間0.9μs
tBUFSTOP 条件と START 条件の間のバス フリー時間1.3μs
fSCLSCL クロック周波数、ローカル I2C 制御用の I2C モード400ns
trSDA 信号と SCL 信号の両方の立ち上がり時間300ns
tfSDA 信号と SCL 信号の両方の立ち下がり時間300ns
CBUS_100KHZ100KHz 以下で動作しているときの各バス ラインの合計容量性負荷400pF
CBUS_400KHZ400KHz で動作しているときの各バス ラインの合計容量性負荷。100pF
SS マルチプレクサ
tPDスイッチ伝搬遅延 (図 5-3 を参照)80ps
tSW_ONスイッチング時間 DIR からスイッチ オン (図 5-2 を参照)0.5μs
tSW_OFFスイッチング時間 DIR からスイッチ オフ (図 5-2 を参照)0.5μs
tSK_INTRAペア内出力スキュー (図 5-3 を参照)5ps
tSK_INTERペア間出力スキュー (図 5-3 を参照)20ps
パワーオン タイミング
tENnCC_HI VDD5 と VCC33 の両方の電源が安定してから ENn_CC が High になるまでの時間。図 6-3 を参照してください。 2 ms
tVDD5V_PG VCC33 前に VDD5 が安定している必要のある時間。図 6-2 を参照してください。 2 ms
HD3SS3220 HD3SS3220L テスト設定図 5-1 テスト設定
HD3SS3220 HD3SS3220L スイッチのオン / オフのタイミング図図 5-2 スイッチのオン / オフのタイミング図
HD3SS3220 HD3SS3220L タイミング図とテスト構成図 5-3 タイミング図とテスト構成