JAJSRV0A June   2024  – May 2025 ADS8681W , ADS8685W , ADS8689W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 アナログ入力構造
      2. 6.3.2 アナログ入力インピーダンス
      3. 6.3.3 入力保護回路
      4. 6.3.4 プログラマブル ゲイン アンプ (PGA)
      5. 6.3.5 2 次ローパス フィルタ (LPF)
      6. 6.3.6 ADC ドライバ
      7. 6.3.7 リファレンス
        1. 6.3.7.1 内部リファレンス
        2. 6.3.7.2 外部リファレンス
      8. 6.3.8 ADC の伝達関数
      9. 6.3.9 アラーム機能
        1. 6.3.9.1 入力アラーム
        2. 6.3.9.2 AVDD アラーム
    4. 6.4 デバイスの機能モード
      1. 6.4.1 ホスト / デバイス間の接続トポロジ
        1. 6.4.1.1 シングル デバイス：すべての multiSPI オプション
        2. 6.4.1.2 シングル デバイス：標準 SPI インターフェイス
        3. 6.4.1.3 複数のデバイス：デイジーチェーン トポロジ
      2. 6.4.2 デバイスの動作モード
        1. 6.4.2.1 RESET 状態
        2. 6.4.2.2 ACQ 状態
        3. 6.4.2.3 CONV 状態
    5. 6.5 プログラミング
      1. 6.5.1 データ転送フレーム
      2. 6.5.2 入力コマンド ワードおよびレジスタ書き込み動作
      3. 6.5.3 出力データ ワード
      4. 6.5.4 データ転送プロトコル
        1. 6.5.4.1 デバイス構成のプロトコル
        2. 6.5.4.2 デバイスからの読み取りのプロトコル
          1. 6.5.4.2.1 シングル SDO-x のレガシー SPI 互換 (SYS-xy-S) プロトコル
          2. 6.5.4.2.2 デュアル SDO-x のレガシー SPI 互換 (SYS-xy-S) プロトコル
          3. 6.5.4.2.3 ソース同期 (SRC) プロトコル
            1. 6.5.4.2.3.1 出力クロック ソースのオプション
            2. 6.5.4.2.3.2 出力バス幅のオプション
  8. 7 レジスタ マップ
    1. 7.1 デバイス構成およびレジスタ マップ
      1. 7.1.1 DEVICE_ID_REG レジスタ (アドレス = 00h)
      2. 7.1.2 RST_PWRCTL_REG レジスタ (アドレス = 04h)
      3. 7.1.3 SDI_CTL_REG レジスタ (アドレス = 08h)
      4. 7.1.4 SDO_CTL_REG レジスタ (アドレス = 0Ch)
      5. 7.1.5 DATAOUT_CTL_REG レジスタ (アドレス = 10h)
      6. 7.1.6 RANGE_SEL_REG レジスタ (アドレス = 14h)
      7. 7.1.7 ALARM_REG レジスタ (アドレス = 20h)
      8. 7.1.8 ALARM_H_TH_REG レジスタ (アドレス = 24h)
      9. 7.1.9 ALARM_L_TH_REG レジスタ (アドレス = 28h)
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 アラーム機能
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 電源のデカップリング
      2. 8.3.2 節電
        1. 8.3.2.1 NAP モード
        2. 8.3.2.2 パワーダウン (PD) モード
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.1.2 RST_PWRCTL_REG レジスタ (アドレス = 04h)

このレジスタは、コンバータが提供するリセットおよびパワーダウン機能を制御します。

RST_PWRCTL_REG レジスタへの書き込み動作の前に、レジスタ アドレスが 05h に、レジスタ データが 69h に設定される書き込み動作が行われます。

ビット 7-0、15-8、23-16、および 31-24 のアドレスは、それぞれ 04h、05h、06h、および 07h です。

図 7-2 RST_PWRCTL_REG レジスタ
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
予約済み
R-0000h
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
WKEY[7:0] 予約済み VDD_AL_
DIS		 IN_AL_DIS 予約済み RSTn_APP NAP_EN パワーダウン
R/W-00h R-00b R/W-0b R/W-0b R-0b R/W-<0>b R/W-<0>b R/W-0b
表 7-4 RST_PWRCTL_REG レジスタのフィールドの説明
ビット フィールド タイプ リセット 説明
31-16 予約済み R 0000h 予約済み。読み取り 0000h を返す。
15-8 WKEY[7:0] R/W 00h この値は、ビット 5 ～ 0 への書き込みを有効にするための保護キーとして機能します。
WKEY が最初に 69h に設定されている場合にのみ、ビットが書き込まれます。
7-6 予約済み R 00b 予約済み。読み取り 00b を返す
5 VDD_AL_DIS R/W 0b 0b = VDD アラーム イネーブル
1b = VDD アラーム ディスエーブル
4 IN_AL_DIS R/W 0b 0b = 入力アラーム イネーブル
1b = 入力アラーム ディスエーブル
3 予約済み R 0b 予約済み。読み取り 0h を返す。
2 RSTn_APP(1) R/W 0b 0b = RST ピンは POR クラス リセットとして機能します (デバイス全体が初期化される)
1b = RST ピンはアプリケーション リセットとして機能します (ユーザーがプログラムしたモードのみがクリアされる)
1 NAP_EN(2) R/W 0b 0b = コンバータの NAP モード ディスエーブル
1b = 電流変換の完了後、CONVST/CS が High に保持される場合は、コンバータが NAP モードに入る動作がイネーブル
0 PWRDN(2) R/W 0b 0b = コンバータがアクティブ モードに移行
1b = コンバータがパワーダウン モードに移行
(1) このビットを設定すると、RST ピンは次のパワー サイクルまで、強制的にアプリケーション リセットとして機能します。
(2) 関連付けられるローパワー モードの開始時および終了時に発生するレイテンシの詳細については、電気的特性 の表を参照してください。