JAJSRV0A June   2024  – May 2025 ADS8681W , ADS8685W , ADS8689W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 アナログ入力構造
      2. 6.3.2 アナログ入力インピーダンス
      3. 6.3.3 入力保護回路
      4. 6.3.4 プログラマブル ゲイン アンプ (PGA)
      5. 6.3.5 2 次ローパス フィルタ (LPF)
      6. 6.3.6 ADC ドライバ
      7. 6.3.7 リファレンス
        1. 6.3.7.1 内部リファレンス
        2. 6.3.7.2 外部リファレンス
      8. 6.3.8 ADC の伝達関数
      9. 6.3.9 アラーム機能
        1. 6.3.9.1 入力アラーム
        2. 6.3.9.2 AVDD アラーム
    4. 6.4 デバイスの機能モード
      1. 6.4.1 ホスト / デバイス間の接続トポロジ
        1. 6.4.1.1 シングル デバイス：すべての multiSPI オプション
        2. 6.4.1.2 シングル デバイス：標準 SPI インターフェイス
        3. 6.4.1.3 複数のデバイス：デイジーチェーン トポロジ
      2. 6.4.2 デバイスの動作モード
        1. 6.4.2.1 RESET 状態
        2. 6.4.2.2 ACQ 状態
        3. 6.4.2.3 CONV 状態
    5. 6.5 プログラミング
      1. 6.5.1 データ転送フレーム
      2. 6.5.2 入力コマンド ワードおよびレジスタ書き込み動作
      3. 6.5.3 出力データ ワード
      4. 6.5.4 データ転送プロトコル
        1. 6.5.4.1 デバイス構成のプロトコル
        2. 6.5.4.2 デバイスからの読み取りのプロトコル
          1. 6.5.4.2.1 シングル SDO-x のレガシー SPI 互換 (SYS-xy-S) プロトコル
          2. 6.5.4.2.2 デュアル SDO-x のレガシー SPI 互換 (SYS-xy-S) プロトコル
          3. 6.5.4.2.3 ソース同期 (SRC) プロトコル
            1. 6.5.4.2.3.1 出力クロック ソースのオプション
            2. 6.5.4.2.3.2 出力バス幅のオプション
  8. 7 レジスタ マップ
    1. 7.1 デバイス構成およびレジスタ マップ
      1. 7.1.1 DEVICE_ID_REG レジスタ (アドレス = 00h)
      2. 7.1.2 RST_PWRCTL_REG レジスタ (アドレス = 04h)
      3. 7.1.3 SDI_CTL_REG レジスタ (アドレス = 08h)
      4. 7.1.4 SDO_CTL_REG レジスタ (アドレス = 0Ch)
      5. 7.1.5 DATAOUT_CTL_REG レジスタ (アドレス = 10h)
      6. 7.1.6 RANGE_SEL_REG レジスタ (アドレス = 14h)
      7. 7.1.7 ALARM_REG レジスタ (アドレス = 20h)
      8. 7.1.8 ALARM_H_TH_REG レジスタ (アドレス = 24h)
      9. 7.1.9 ALARM_L_TH_REG レジスタ (アドレス = 28h)
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 アラーム機能
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 電源のデカップリング
      2. 8.3.2 節電
        1. 8.3.2.1 NAP モード
        2. 8.3.2.2 パワーダウン (PD) モード
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

6.4.1.3 複数のデバイス：デイジーチェーン トポロジ

図 6-21 に、デイジーチェーン トポロジで複数のデバイスを使用した一般的な接続図が示されています。

ADS8681W ADS8685W ADS8689W デイジーチェーン接続の回路図図 6-22 デイジーチェーン接続の回路図

すべてのデバイスの CONVST/CS および SCLK 入力は相互に接続され、それぞれホスト コントローラの単一の CONVST/CS および SCLK ピンによって制御されます。チェーンの最初のデバイス (デバイス 1) の SDI 入力ピンは、ホスト コントローラの SDO-x ピンに接続されます。デバイス 1 の SDO-0 出力ピンはデバイス 2 の SDI 入力ピンに接続され、以下同様に続きます。チェーンの最後のデバイス (デバイス N) の SDO-0 出力ピンは、ホスト コントローラの SDI ピンに接続されます。

デイジーチェーント ポロジで複数のデバイスを動作させるには、ホスト コントローラによって各デバイスの構成レジスタを同じ値でプログラムします。このデバイスは、データ読み取りおよびデータ書き込み動作のため、任意のレガシー SPI 互換プロトコルと外部クロックを使用して、シングル SDO-0 出力で動作します。SDO_CTL_REG レジスタで、ビット 7-0 を 00h にプログラムします。

デイジーチェーン トポロジ内のすべてのデバイスは、CONVST/CS 信号の立ち上がりエッジで、アナログ入力信号をサンプリングします。データ転送フレームは、同じ信号の立ち下がりエッジから開始します。SCLK 信号の起動エッジで、チェーン内のすべてのデバイスが MSB を SDO-0 ピンにシフト アウトします。SCLK キャプチャ エッジごとに、デイジーチェーン接続された各デバイスは、統合シフト レジスタの LSB ビットとして SDI ピンで受信したデータをシフト インします。図 6-19 に、このプロセスの図を示します。したがって、デイジーチェーン構成では、ホスト コントローラはデバイス N のデータを受信し、その後デバイス N-1 のデータを受信します (以下同様)。このプロセスは、MSB ファーストの方法で継続されます。CONVST/CS 信号の立ち上がりエッジで、各デバイスは統合シフト レジスタの内容をデコードし、適切な操作を実行します。

デイジーチェーン トポロジで接続された N 個のデバイスの場合、最適なデータ転送フレームには 32 × N SCLK キャプチャ エッジを含めます (図 6-23 を参照)。データ転送フレームを短くすると、デバイス構成に誤りが生じるため、これは避けてください。> 32 × N SCLK キャプチャ エッジのデータ転送フレームの場合、ホスト コントローラは各デバイスの構成データを適切に揃えることができます。その後、ホストが CONVST/CS を High にします。

システム全体のスループットは、デイジーチェーン トポロジで接続されるデバイスの数に比例して減少します。

図 6-23 に、デイジーチェーン トポロジで接続して、SPI-00-S プロトコルを使用した 3 つのデバイスの代表的タイミング図を示します。

ADS8681W ADS8685W ADS8689W デイジーチェーン モードの 3 つのデバイスのタイミング図図 6-23 デイジーチェーン モードの 3 つのデバイスのタイミング図