JAJSRV0A June   2024  – May 2025 ADS8681W , ADS8685W , ADS8689W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 アナログ入力構造
      2. 6.3.2 アナログ入力インピーダンス
      3. 6.3.3 入力保護回路
      4. 6.3.4 プログラマブル ゲイン アンプ (PGA)
      5. 6.3.5 2 次ローパス フィルタ (LPF)
      6. 6.3.6 ADC ドライバ
      7. 6.3.7 リファレンス
        1. 6.3.7.1 内部リファレンス
        2. 6.3.7.2 外部リファレンス
      8. 6.3.8 ADC の伝達関数
      9. 6.3.9 アラーム機能
        1. 6.3.9.1 入力アラーム
        2. 6.3.9.2 AVDD アラーム
    4. 6.4 デバイスの機能モード
      1. 6.4.1 ホスト / デバイス間の接続トポロジ
        1. 6.4.1.1 シングル デバイス：すべての multiSPI オプション
        2. 6.4.1.2 シングル デバイス：標準 SPI インターフェイス
        3. 6.4.1.3 複数のデバイス：デイジーチェーン トポロジ
      2. 6.4.2 デバイスの動作モード
        1. 6.4.2.1 RESET 状態
        2. 6.4.2.2 ACQ 状態
        3. 6.4.2.3 CONV 状態
    5. 6.5 プログラミング
      1. 6.5.1 データ転送フレーム
      2. 6.5.2 入力コマンド ワードおよびレジスタ書き込み動作
      3. 6.5.3 出力データ ワード
      4. 6.5.4 データ転送プロトコル
        1. 6.5.4.1 デバイス構成のプロトコル
        2. 6.5.4.2 デバイスからの読み取りのプロトコル
          1. 6.5.4.2.1 シングル SDO-x のレガシー SPI 互換 (SYS-xy-S) プロトコル
          2. 6.5.4.2.2 デュアル SDO-x のレガシー SPI 互換 (SYS-xy-S) プロトコル
          3. 6.5.4.2.3 ソース同期 (SRC) プロトコル
            1. 6.5.4.2.3.1 出力クロック ソースのオプション
            2. 6.5.4.2.3.2 出力バス幅のオプション
  8. 7 レジスタ マップ
    1. 7.1 デバイス構成およびレジスタ マップ
      1. 7.1.1 DEVICE_ID_REG レジスタ (アドレス = 00h)
      2. 7.1.2 RST_PWRCTL_REG レジスタ (アドレス = 04h)
      3. 7.1.3 SDI_CTL_REG レジスタ (アドレス = 08h)
      4. 7.1.4 SDO_CTL_REG レジスタ (アドレス = 0Ch)
      5. 7.1.5 DATAOUT_CTL_REG レジスタ (アドレス = 10h)
      6. 7.1.6 RANGE_SEL_REG レジスタ (アドレス = 14h)
      7. 7.1.7 ALARM_REG レジスタ (アドレス = 20h)
      8. 7.1.8 ALARM_H_TH_REG レジスタ (アドレス = 24h)
      9. 7.1.9 ALARM_L_TH_REG レジスタ (アドレス = 28h)
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 アラーム機能
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 電源のデカップリング
      2. 8.3.2 節電
        1. 8.3.2.1 NAP モード
        2. 8.3.2.2 パワーダウン (PD) モード
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

6.3.3 入力保護回路

このデバイスには、各アナログ入力に過電圧保護 (OVP) 回路が内蔵されています。最終アプリケーションでは、サージ、静電放電 (ESD)、電気的高速過渡 (EFT) の状態から保護するために外部保護デバイスを使用してください。図 6-2 に、内部 OVP 回路の概念ブロック図を示します。

ADS8681W ADS8685W ADS8689W 入力過電圧保護回路の回路図図 6-2 入力過電圧保護回路の回路図

図 6-2 に示されているように、入力抵抗と PGA ゲイン設定抵抗 RFB および RDC の組み合わせにより、入力ピンに流れる電流が制限されます。適切な入力範囲としては、1MΩ (または 1.2MΩ) の入力抵抗を使用します。逆並列ダイオード D1 および D2 の組み合わせを追加して、内部回路を保護し、過電圧保護制限を設定します。

表 6-1 に、電源オン時のデバイスのさまざまな動作条件を示します。デバイスの電源が正常にパワーアップされていること (AVDD = 5V)、または 30kΩ 未満の低インピーダンスであることを確認します。適切に設定した場合、内部の過電圧保護回路はアナログ入力ピンで最大 ±20V の耐性を持ちます。

表 6-1 AVDD = 5V 時の入力過電圧保護制限
入力条件(1)
(VOVP = ±20V)		 テスト条件 ADC 出力 備考
条件 RANGE
|VIN| < |VRANGE| 動作範囲内 すべての入力範囲 有効 デバイスは、データシートの仕様に従って機能します。
|VRANGE| < |VIN| < |VOVP| 動作範囲を超えているが過電圧範囲内 すべての入力範囲 飽和状態 ADC 出力は飽和していますが、デバイスは内部的に保護されています (これは長時間にわたって使用することは推奨されません)。
|VIN| > |VOVP| 過電圧範囲外 すべての入力範囲 飽和状態 この使用状態により、デバイスに回復できない損傷が発生する可能性があります。
(1) GND = 0V、AIN_M = 0V、|VRANGE| は、選択されたすべての入力範囲の最大入力電圧です。|VOVP| は、内部 OVP 回路のブレークダウン電圧です。RS が約 0Ω であると仮定します。

表 6-1 に示されている結果は、アナログ入力ピンが非常に低いインピーダンスのソース (RS が約 0Ω) で駆動されていると仮定しています。しかし、入力を駆動するソースのインピーダンスがより高い場合、保護ダイオードを流れる電流がさらに減少し、OVP 電圧範囲が拡大します。ソース インピーダンスが高いほど、ゲイン誤差が発生し、システム全体のノイズ性能に影響します。

図 6-3に、デバイスのパワーアップ時の内部過電圧保護回路の電圧と電流応答の関係を示します。この I-V (電流から電圧へ) 応答によると、デバイスの入力ピンに流れる電流は入力インピーダンスによって制限されます。入力インピーダンスは 1MΩ (適切な入力範囲では 1.2MΩ) です。しかし、±20V を超える電圧の場合、内部のノード電圧は内部トランジスタのブレークダウン電圧を上回ります。そのため、過電圧保護の限界は入力ピンで設定されます。

ADS8681W ADS8685W ADS8689W 入力 OVP 回路の I-V 曲線 (AVDD = 5V)
 
図 6-3 入力 OVP 回路の I-V 曲線 (AVDD = 5V)

同じ過電圧保護回路によって、デバイスの電源がオンになっていない場合や AVDD がフローティングになっている場合に、デバイスが保護されます。この状態は、ADC の電源が完全にオンになる前に入力信号が印加された場合に発生します。表 6-2 に、この状態の過電圧保護の限界を示します。

表 6-2 AVDD =フローティング時の入力過電圧保護の限界
入力条件(1)
(VOVP = ±15V)		 テスト条件 ADC 出力 備考
条件 RANGE
|VIN| < |VOVP| 過電圧範囲内 すべての入力範囲 無効 このデバイスは機能しませんが、OVP 回路によって内部で保護されています。
|VIN| > |VOVP| 過電圧範囲外 すべての入力範囲 無効 この使用状態により、デバイスに回復できない損傷が発生する可能性があります。
(1) AVDD = フローティング、GND = 0V、AIN_M = 0V、|VRANGE| は、選択されたすべての入力範囲の最大入力電圧です。|VOVP| は、内部 OVP 回路のブレークダウン電圧です。RS が約 0Ω であると仮定します。

図 6-4 に、デバイスのパワーダウン時の内部過電圧保護回路の I-V 応答を示します。この I-V 応答によると、デバイスの入力ピンに流れる電流は入力インピーダンスによって制限されます。しかし、±15V を超える電圧の場合、内部のノード電圧は内部トランジスタのブレークダウン電圧を上回ります。そのため、過電圧保護の限界は入力ピンで設定されます。

ADS8681W ADS8685W ADS8689W 入力 OVP 回路の I-V 曲線 (AVDD = フローティング)
 
図 6-4 入力 OVP 回路の I-V 曲線 (AVDD = フローティング)