JAJSRV0A June   2024  – May 2025 ADS8681W , ADS8685W , ADS8689W

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 アナログ入力構造
      2. 6.3.2 アナログ入力インピーダンス
      3. 6.3.3 入力保護回路
      4. 6.3.4 プログラマブル ゲイン アンプ (PGA)
      5. 6.3.5 2 次ローパス フィルタ (LPF)
      6. 6.3.6 ADC ドライバ
      7. 6.3.7 リファレンス
        1. 6.3.7.1 内部リファレンス
        2. 6.3.7.2 外部リファレンス
      8. 6.3.8 ADC の伝達関数
      9. 6.3.9 アラーム機能
        1. 6.3.9.1 入力アラーム
        2. 6.3.9.2 AVDD アラーム
    4. 6.4 デバイスの機能モード
      1. 6.4.1 ホスト / デバイス間の接続トポロジ
        1. 6.4.1.1 シングル デバイス：すべての multiSPI オプション
        2. 6.4.1.2 シングル デバイス：標準 SPI インターフェイス
        3. 6.4.1.3 複数のデバイス：デイジーチェーン トポロジ
      2. 6.4.2 デバイスの動作モード
        1. 6.4.2.1 RESET 状態
        2. 6.4.2.2 ACQ 状態
        3. 6.4.2.3 CONV 状態
    5. 6.5 プログラミング
      1. 6.5.1 データ転送フレーム
      2. 6.5.2 入力コマンド ワードおよびレジスタ書き込み動作
      3. 6.5.3 出力データ ワード
      4. 6.5.4 データ転送プロトコル
        1. 6.5.4.1 デバイス構成のプロトコル
        2. 6.5.4.2 デバイスからの読み取りのプロトコル
          1. 6.5.4.2.1 シングル SDO-x のレガシー SPI 互換 (SYS-xy-S) プロトコル
          2. 6.5.4.2.2 デュアル SDO-x のレガシー SPI 互換 (SYS-xy-S) プロトコル
          3. 6.5.4.2.3 ソース同期 (SRC) プロトコル
            1. 6.5.4.2.3.1 出力クロック ソースのオプション
            2. 6.5.4.2.3.2 出力バス幅のオプション
  8. 7 レジスタ マップ
    1. 7.1 デバイス構成およびレジスタ マップ
      1. 7.1.1 DEVICE_ID_REG レジスタ (アドレス = 00h)
      2. 7.1.2 RST_PWRCTL_REG レジスタ (アドレス = 04h)
      3. 7.1.3 SDI_CTL_REG レジスタ (アドレス = 08h)
      4. 7.1.4 SDO_CTL_REG レジスタ (アドレス = 0Ch)
      5. 7.1.5 DATAOUT_CTL_REG レジスタ (アドレス = 10h)
      6. 7.1.6 RANGE_SEL_REG レジスタ (アドレス = 14h)
      7. 7.1.7 ALARM_REG レジスタ (アドレス = 20h)
      8. 7.1.8 ALARM_H_TH_REG レジスタ (アドレス = 24h)
      9. 7.1.9 ALARM_L_TH_REG レジスタ (アドレス = 28h)
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 アラーム機能
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 電源のデカップリング
      2. 8.3.2 節電
        1. 8.3.2.1 NAP モード
        2. 8.3.2.2 パワーダウン (PD) モード
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

5.7 スイッチング特性

すべての最小値および最大値の仕様は TA = –40°C ～ +125°C、標準仕様は TA = 25°C、AVDD = 5V、DVDD = 3.3V、VREF = 4.096V (内部)、および最大スループット (特に記述のない限り)
最小値 標準値 最大値 単位
非同期リセット
tconv 変換時間 ADS8681W 665 ns
変換時間 ADS8685W 1000
変換時間 ADS8689W 5000
tD_RST_POR POR リセットの遅延時間：RST 立ち上がりから RVS 立ち上がりまで 20 ms
tD_RST_APP アプリケーション リセットの遅延時間：RST 立ち上がりから CONVST/CS 立ち上がりまで 1 μs
tNAP_WKUP ウェークアップ時間：NAP モード 20 μs
tPWRUP パワーアップ時間：PD モード 20 ms
SPI 互換シリアル インターフェイス
tHT_CKCS 遅延時間：最後の SCLK キャプチャ エッジから CONVST/CS 立ち上がりまで 7.5 ns
tDEN_CSDO 遅延時間：CONVST/CS 立ち下がりエッジからデータ イネーブルまで 9.5 ns
tDZ_CSDO 遅延時間：CONVST/CS 立ち上がりから SDO-x のトライステートへの移行まで 10 ns
tD_CKDO 遅延時間：SCLK 起動エッジから SDO-x での (次の) データ有効まで 12 ns
tD_CSRVS 遅延時間：CONVST/CS 立ち下がりエッジから RVS 立ち下がりまで 14 ns
ソース同期シリアル インターフェイス (外部クロック)
遅延時間：CONVST/CS 立ち下がりエッジからデータ イネーブルまで 9.5 ns
遅延時間：CONVST/CS 立ち上がりから SDO-x のトライステートへの移行まで 10 ns
遅延時間：SCLK 立ち上がりエッジから RVS 立ち上がりまで 14 ns
遅延時間：SCLK 立ち下がりエッジから RVS 立ち下がりまで 14 ns
遅延時間：RVS 立ち上がりから SDO-x での (次の) データ有効まで 2.5 ns
遅延時間：CONVST/CS 立ち上がりエッジから RVS で内部デバイスの状態が表示されるまで 15 ns
ソース同期シリアル インターフェイス (内部クロック)
tDEN_CSDO 遅延時間：CONVST/CS 立ち下がりエッジからデータ イネーブルまで 9.5 ns
tDZ_CSDO 遅延時間：CONVST/CS 立ち上がりから SDO-x のトライステートへの移行まで 10 ns
tDEN_CSRVS 遅延時間：CONVST/CS 立ち下がりエッジから RVS の最初の立ち上がりエッジまで 50 ns
tD_RVSDO 遅延時間：RVS 立ち上がりから SDO-x での (次の) データ有効まで 2.5 ns
tINTCLK 期間：内部クロック 15 ns
tCYC_RVS 期間：RVS 信号 15 ns
tWH_RVS RVS High 時間 0.4 0.6 tINTCLK
tWL_RVS RVS Low 時間 0.4 0.6 tINTCLK
tD_CSRVS 遅延時間：CONVST/CS 立ち上がりエッジから RVS で内部デバイスの状態が表示されるまで 15 ns