JAJSSZ1B December   2023  – September 2025 DRV8334

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 説明
  5. ピン構成および機能
    1. 4.1 ピン機能 48 ピン DRV8334
  6. 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格 (DRV8334)
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 SPI のタイミング図
  7. 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 3 つの BLDC ゲート ドライバ
        1. 6.3.1.1 PWM 制御モード
          1. 6.3.1.1.1 6x PWM モード
          2. 6.3.1.1.2 3x PWM モード、INLx 有効化制御付き
          3. 6.3.1.1.3 3x PWM モード、SPI 有効化制御付き
          4. 6.3.1.1.4 1x PWM モード
          5. 6.3.1.1.5 SPI ゲート駆動モード
        2. 6.3.1.2 ゲート ドライブ アーキテクチャ
          1. 6.3.1.2.1 ブートストラップ ダイオード
          2. 6.3.1.2.2 GVDD チャージ ポンプ / LDO
          3. 6.3.1.2.3 VCP トリクル チャージ ポンプ
          4. 6.3.1.2.4 ゲート ドライバの出力
          5. 6.3.1.2.5 パッシブおよびセミアクティブ プルダウン抵抗
          6. 6.3.1.2.6 TDRIVE ゲート駆動タイミング制御
          7. 6.3.1.2.7 伝搬遅延
          8. 6.3.1.2.8 デッドタイムとクロス導通防止
      2. 6.3.2 ローサイド電流検出アンプ
        1. 6.3.2.1 単方向電流センス動作
        2. 6.3.2.2 双方向電流検出の動作
      3. 6.3.3 ゲート ドライバ シャットダウン
        1. 6.3.3.1 DRVOFF ゲート ドライバ シャットダウン
        2. 6.3.3.2 ゲート ドライバ シャットダウン タイミング シーケンス
      4. 6.3.4 ゲート ドライバ保護回路
        1. 6.3.4.1  PVDD 電源低電圧警告 (PVDD_UVW)
        2. 6.3.4.2  PVDD 電源低電圧誤動作防止 (PVDD_UV)
        3. 6.3.4.3  PVDD 電源過電圧故障 (PVDD_OV)
        4. 6.3.4.4  GVDD 低電圧誤動作防止 (GVDD_UV)
        5. 6.3.4.5  GVDD 過電圧故障 (GVDD_OV)
        6. 6.3.4.6  BST 低電圧誤動作防止 (BST_UV)
        7. 6.3.4.7  BST 過電圧故障 (BST_OV)
        8. 6.3.4.8  VCP 低電圧故障 (CP_OV)
        9. 6.3.4.9  VCP 過電圧故障 (CP_OV)
        10. 6.3.4.10 VDRAIN 低電圧故障 (VDRAIN_UV)
        11. 6.3.4.11 VDRAIN 過電圧故障 (VDRAIN_OV)
        12. 6.3.4.12 MOSFET VGS 監視保護
        13. 6.3.4.13 MOSFET VDS 過電流保護 (VDS_OCP)
        14. 6.3.4.14 VSENSE 過電流保護 (SEN_OCP)
        15. 6.3.4.15 位相コンパレータ
        16. 6.3.4.16 サーマル シャットダウン (OTSD)
        17. 6.3.4.17 過熱警告 (OTW)
        18. 6.3.4.18 OTP CRC
        19. 6.3.4.19 SPI ウォッチドッグ タイマ
        20. 6.3.4.20 位相診断
    4. 6.4 デバイスの機能モード
      1. 6.4.1 ゲート ドライバの機能モード
        1. 6.4.1.1 スリープ モード
        2. 6.4.1.2 動作モード
      2. 6.4.2 デバイス パワーアップ シーケンス
    5. 6.5 プログラミング
      1. 6.5.1 SPI
      2. 6.5.2 SPI フォーマット
      3. 6.5.3 SPI フォーマット図
  8. レジスタ マップ
    1. 7.1 STATUS レジスタ
    2. 7.2 制御レジスタ
  9. アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 48 ピン パッケージを使用した代表的なアプリケーション
        1. 8.2.1.1 外付け部品
      2. 8.2.2 アプリケーション曲線
    3. 8.3 レイアウト
      1. 8.3.1 レイアウトのガイドライン
      2. 8.3.2 レイアウト例
  10. デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 コミュニティ リソース
    4. 9.4 商標
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 付録:パッケージ オプション
    2. 11.2 テープおよびリール情報

SPI

このデバイスは、シリアル ペリフェラル インターフェイス (SPI) バスを使用して、デバイス構成、動作パラメータを設定し、診断情報を読み取ります。デバイスの SPI はペリフェラル モードで動作し、コントローラの外部コントローラに接続します。SPI CRC (SPI_CRC_EN = 1b) が有効の場合、SPI 入力データ (SDI) ワードは 32 ビットのワード、8 ビットのコマンド、16 ビットのデータ、8 ビットの CRC (初期値 0xFF、多項式 0x2F) で構成されます。SPI 出力データ (SDO) ワードは 32 ビットのワード、8 ビットのステータス データ、16 ビットのレジスタ データ、8 ビットの CRC (初期値 0xFF、多項式 0x2F) で構成されています。SPI CRC が無効の場合 (SPI_CRC_EN = 0b)、SPI データ ワードは 24 ビット ワードで構成されており、8 ビット CRC は除外されます。

注: デフォルトでは CRC は有効です。CRC を無効化するには、デバイスの電源投入後にレジスタ 0x1C に CRC 値「0x0009」を送信します (フル SPI フレームは「0x3800096E」)。

有効なフレームは次の条件を満たしていなければなりません。

  • nSCS ピンが High から Low、Low から High に遷移すると、SCLK ピンの Low になります。
  • nSCS ピンは、ワード間の 450ns 以上にわたって High にプルアップされます。
  • nSCS ピンが High にされているときは、SCLK ピンと SDI ピンのすべての信号が無視され、SDO ピンが Hi-Z 状態に設定される。
  • データは SCLK ピンの立ち下がりエッジで収集され、SCLK ピンの立ち上がりエッジで伝搬される。
  • 最上位ビット (MSB) が最初にシフト イン / シフト アウトされる。
  • トランザクションを有効にするには、32 (または 24)SCLK サイクルすべてが発生しなければならない。
  • SDI ピンに送信されるデータ ワードが 32 (または 24) ビットでない場合、フレーム エラーが発生してデータ ワードが無視される。
  • 書き込みコマンドの場合、書き込み先レジスタ内の既存データは、8 ビットのコマンド データに続いて SDO ピンでシフト アウトされる。
  • SDO ピンはプッシュプル タイプの出力です。
  • SPI 故障は、nSCS の立ち上がりエッジで確認されます。