JAJSV88A June   2024  – May 2025 LMX1860-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
      1. 6.1.1 分周器および乗数の範囲
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 パワーオン リセット
      2. 6.3.2 温度センサ
      3. 6.3.3 クロック出力
        1. 6.3.3.1 クロック出力バッファ
        2. 6.3.3.2 クロック MUX
        3. 6.3.3.3 クロック分周比
        4. 6.3.3.4 クロック 乗算器
          1. 6.3.3.4.1 クロック 乗算器に関する一般情報
          2. 6.3.3.4.2 クロック 乗算器のステート マシン クロック
            1. 6.3.3.4.2.1 ステート マシン クロック
          3. 6.3.3.4.3 クロック 乗算器のキャリブレーション
          4. 6.3.3.4.4 クロック 乗算器のロック検出
          5. 6.3.3.4.5 ウォッチドッグ タイマ
      4. 6.3.4 LOGICLK 出力
        1. 6.3.4.1 LOGICLK 出力フォーマット
        2. 6.3.4.2 LOGICLK_DIV_PRE および LOGICLK_DIV デバイダ
      5. 6.3.5 SYSREF
        1. 6.3.5.1 SYSREF 出力バッファ
          1. 6.3.5.1.1 メイン クロック用の SYSREF 出力バッファ (SYSREFOUT)
          2. 6.3.5.1.2 LOGICLK の SYSREF 出力バッファ
        2. 6.3.5.2 SYSREF の周波数および遅延の生成
        3. 6.3.5.3 SYSREFREQ ピンと SYSREFREQ_force フィールド
          1. 6.3.5.3.1 SYSREFREQ ピン同相電圧
          2. 6.3.5.3.2 SYSREFREQ ウィンドウ処理機能
            1. 6.3.5.3.2.1 SYSREF ウィンドウ処理の一般的な手順フローチャート
            2. 6.3.5.3.2.2 遅延生成機能 (リタイム) 付きの SYSREFREQ リピータ モード
            3. 6.3.5.3.2.3 SYSREF ウィンドウ処理に関するその他のガイダンス
            4. 6.3.5.3.2.4 グリッチのない出力
            5. 6.3.5.3.2.5 SYNC 機能を使用する場合
          3. 6.3.5.3.3 同期機能
    4. 6.4 デバイスの機能モード構成
      1. 6.4.1 ピン モード制御
        1. 6.4.1.1 チップ イネーブル (CE)
        2. 6.4.1.2 出力チャネル制御
        3. 6.4.1.3 ロジック出力制御
        4. 6.4.1.4 SYSREF の出力制御
        5. 6.4.1.5 デバイス モード選択
        6. 6.4.1.6 分割器または乗算器値の選択
        7. 6.4.1.7 キャリブレーション制御ピン
        8. 6.4.1.8 出力電力制御
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 ‌SYSREFREQ 入力構成
      2. 7.1.2 未使用ピンの処理
      3. 7.1.3 消費電流
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 ローカル発振分配キャリブレーション
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
        3. 7.2.1.3 アプリケーションのプロット
      2. 7.2.2 JESD204B/C クロック分配アプリケーション
    3. 7.3 レイアウト
      1. 7.3.1 レイアウトのガイドライン
      2. 7.3.2 レイアウト例
    4. 7.4 電源に関する推奨事項
      1. 7.4.1 パワーアップのタイミング
    5. 7.5 レジスタ マップ
      1. 7.5.1 デバイスのレジスタ
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 ドキュメントの更新通知を受け取る方法
    4. 8.4 サポート・リソース
    5. 8.5 商標
    6. 8.6 静電気放電に関する注意事項
    7. 8.7 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

4 ピン構成および機能



図 4-1 PAP0064E パッケージ 64 ピン HTQFP 上面図
表 4-1 ピンの機能
番号 名称 タイプ(1) 説明
1 MUXOUT O 多重化ピンのシリアル データ読み戻し (SDO) および乗算器のロック ステータス。
2 CE I チップのイネーブル
3 SYSREFREQ_P I JESD204B/C サポート用の差動 SYSREF 要求入力。内部の 50Ω AC 結合を内部同相電圧または GND へのコンデンサ。1.2V ～ 2V の同相電圧を直接受け入れる AC および DC 結合をサポートしています。
4 SYSREFREQ_N I JESD204B/C サポート用の差動 SYSREF 要求入力。内部の 50Ω AC 結合を内部同相電圧または GND へのコンデンサ。1.2V ～ 2V の同相電圧を直接受け入れる AC および DC 結合をサポートしています。
5 VCC_CLKIN PWR 2.5V 電源に接続します。より大きいコンデンサ (通常は 1µF や 10µF) と並列にピンの近くにシャント RF 広帯域コンデンサ (通常は 0.1µF 以下) を配置することを推奨します。大容量コンデンサは、ピンから離れた場所に配置できます。
6 GND GND これらのピンはグランドに接続します
7 CLKIN_P I 差動リファレンス入力クロック。内部で 50Ω 終端。入力周波数に適したコンデンサ (通常は 0.1µF 以下) と AC 結合します。シングルエンドを使用する場合は、未使用のピンをグランドに AC 結合した 50Ω の抵抗で終端します。
8 CLKIN_N
9 GND GND これらのピンはグランドに接続します
10 PWRSEL0 I ピン モードで出力電力レベルを選択します。
11 PWRSEL1 I ピン モードで出力電力レベルを選択します。
12 PWRSEL2 I ピン モードで出力電力レベルを選択します。
13 NC NC 接続なし (1kΩ 抵抗でグランドに接続)
14 SCK I SPI クロック。高インピーダンスの CMOS 入力。最大 3.3V を受け入れます。
15 SDI I SPI データ入力。高インピーダンスの CMOS 入力。最大 3.3V を受け入れます。
16 CS# I SPI チップ セレクト。高インピーダンスの CMOS 入力。最大 3.3V を受け入れます。
17 CAL I 乗算器 モードで使用されるキャリブレーション ピン。
18 SYSREFOUT0_N O JESD204B/C サポート向けの差動 SYSREF CML 出力ペア。0.6V ～ 2V のプログラマブル同相電圧で AC および DC 結合をサポートします。
19 SYSREFOUT0_P O JESD204B/C サポート向けの差動 SYSREF CML 出力ペア。0.6V ～ 2V のプログラマブル同相電圧で AC および DC 結合をサポートします。
20 VCC01 PWR 2.5V 電源に接続します。より大きいコンデンサ (通常は 1µF や 10µF) と並列にピンの近くにシャント RF 広帯域コンデンサ (通常は 0.1µF 以下) を配置することを推奨します。大容量コンデンサは、ピンから少し離れた場所に配置できます。
21 GND GND これらのピンはグランドに接続します
22 CLKOUT0_N O 差動クロック出力ペア。各ピンはオープン コレクタ出力で、50Ω 抵抗を内部的に内蔵し、出力スイングをプログラム可能です。AC カップリングが必要です。
23 CLKOUT0_P O 差動クロック出力ペア。各ピンはオープン コレクタ出力で、50Ω 抵抗を内部的に内蔵し、出力スイングをプログラム可能です。AC カップリングが必要です。
24 GND GND これらのピンはグランドに接続します
25 CLK0_EN I 個別出力チャネルを有効化/無効化します。
26 CLK1_EN I 個別出力チャネルを有効化/無効化します。
27 VCC01 PWR 2.5V 電源に接続します。より大きいコンデンサ (通常は 1µF や 10µF) と並列にピンの近くにシャント RF 広帯域コンデンサ (通常は 0.1µF 以下) を配置することを推奨します。大容量コンデンサは、ピンから少し離れた場所に配置できます。
28 GND GND これらのピンはグランドに接続します
29 CLKOUT1_N O 差動クロック出力ペア。各ピンはオープン コレクタ出力で、50Ω 抵抗を内部的に内蔵し、出力スイングをプログラム可能です。AC カップリングが必要です。
30 CLKOUT1_P O 差動クロック出力ペア。各ピンはオープン コレクタ出力で、50Ω 抵抗を内部的に内蔵し、出力スイングをプログラム可能です。AC カップリングが必要です。
31 GND GND これらのピンはグランドに接続します
32 VBIAS01 BYP このピンは 10nF のコンデンサで GND にバイパスすることで、乗算器 モードで最適なノイズ性能を実現します。
33 SYSREFOUT1_N O JESD204B/C サポート向けの差動 SYSREF CML 出力ペア。0.6V ～ 2V のプログラマブル同相電圧で AC および DC 結合をサポートします。
34 SYSREFOUT1_P O JESD204B/C サポート向けの差動 SYSREF CML 出力ペア。0.6V ～ 2V のプログラマブル同相電圧で AC および DC 結合をサポートします。
35 DIVSEL2 I ピン構成では、分周器または乗算器 モードでの分周器の値または乗算器の値を選択します。
36 DIVSEL1 I ピン構成では、分周器または乗算器 モードでの分周器の値または乗算器の値を選択します。
37 DIVSEL0 I ピン構成では、分周器または乗算器 モードでの分周器の値または乗算器の値を選択します。
38 LOGISYSREFOUT_N O 差動クロック出力ペア。CML または LVDS 形式を選択可能。プログラム可能な同相電圧。
39 LOGISYSREFOUT_P O 差動クロック出力ペア。CML または LVDS 形式を選択可能。プログラム可能な同相電圧。
40 VCC_LOGICLK PWR 2.5V 電源に接続します。より大きいコンデンサ (通常は 1µF や 10µF) と並列にピンの近くにシャント RF 広帯域コンデンサ (通常は 0.1µF 以下) を配置することを推奨します。大容量コンデンサは、ピンから少し離れた場所に配置できます。
41 GND GND これらのピンはグランドに接続します
42 LOGICLKOUT_N O 差動クロック出力ペア。CML または LVDS 形式を選択可能。プログラム可能な同相電圧。
43 LOGICLKOUT_P O 差動クロック出力ペア。CML または LVDS 形式を選択可能。プログラム可能な同相電圧。
44 LOGIC_EN I ピン モードでの論理チャネルのイネーブル/ディスエーブル。
45 MUXSEL1 I ピン モード構成で動作モード バッファ、分周器、または乗算器を選択します。
46 MUXSEL0 I ピン モード構成で動作モード バッファ、分周器、または乗算器を選択します。
47 SYSREFOUT2_N O JESD204B/C サポート向けの差動 SYSREF CML 出力ペア。0.6V ～ 2V のプログラマブル同相電圧で AC および DC 結合をサポートします。
48 SYSREFOUT2_P O JESD204B/C サポート向けの差動 SYSREF CML 出力ペア。0.6V ～ 2V のプログラマブル同相電圧で AC および DC 結合をサポートします。
49

VBIAS23

 BYP 乗算器 モードで最適なノイズ性能を得るため、10µF および 0.1µF コンデンサを使用してこのピンを GND にバイパスします。
50 GND GND これらのピンはグランドに接続します
51 CLKOUT2_N O 差動クロック出力ペア。各ピンはオープン コレクタ出力で、50Ω 抵抗を内部的に内蔵し、出力スイングをプログラム可能です。AC カップリングが必要です。
52 CLKOUT2_P O 差動クロック出力ペア。各ピンはオープン コレクタ出力で、50Ω 抵抗を内部的に内蔵し、出力スイングをプログラム可能です。AC カップリングが必要です。
53 GND GND これらのピンはグランドに接続します
54 VCC23 PWR 2.5V 電源に接続します。より大きいコンデンサ (通常は 1µF や 10µF) と並列にピンの近くにシャント RF 広帯域コンデンサ (通常は 0.1µF 以下) を配置することを推奨します。大容量コンデンサは、ピンから少し離れた場所に配置できます。
55 CLK2_EN I 個別出力チャネルを有効化/無効化します。
56 CLK3_EN I 個別出力チャネルを有効化/無効化します。
57 GND GND これらのピンはグランドに接続します
58 CLKOUT3_N O 差動クロック出力ペア。各ピンはオープン コレクタ出力で、50Ω 抵抗を内部的に内蔵し、出力スイングをプログラム可能です。AC カップリングが必要です。
59 CLKOUT3_P O 差動クロック出力ペア。各ピンはオープン コレクタ出力で、50Ω 抵抗を内部的に内蔵し、出力スイングをプログラム可能です。AC カップリングが必要です。
60 GND GND これらのピンはグランドに接続します
61 VCC23 PWR 2.5V 電源に接続します。より大きいコンデンサ (通常は 1µF や 10µF) と並列にピンの近くにシャント RF 広帯域コンデンサ (通常は 0.1µF 以下) を配置することを推奨します。大容量コンデンサは、ピンから少し離れた場所に配置できます。
62 SYSREFOUT3_N O JESD204B/C サポート向けの差動 SYSREF CML 出力ペア。0.6V ～ 2V のプログラマブル同相電圧で AC および DC 結合をサポートします。
63 SYSREFOUT3_P O JESD204B/C サポート向けの差動 SYSREF CML 出力ペア。0.6V ～ 2V のプログラマブル同相電圧で AC および DC 結合をサポートします。
64 SYSREF_EN I ピン モード構成で、SYSREF セクションをイネーブル/ディセーブルします。
DAP DAP GND パッドを接地します。
(1) I = 入力、O = 出力、GND = グランド、PWR = 電源、BYP = バイパス