JAJSV88A June   2024  – May 2025 LMX1860-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
      1. 6.1.1 分周器および乗数の範囲
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 パワーオン リセット
      2. 6.3.2 温度センサ
      3. 6.3.3 クロック出力
        1. 6.3.3.1 クロック出力バッファ
        2. 6.3.3.2 クロック MUX
        3. 6.3.3.3 クロック分周比
        4. 6.3.3.4 クロック 乗算器
          1. 6.3.3.4.1 クロック 乗算器に関する一般情報
          2. 6.3.3.4.2 クロック 乗算器のステート マシン クロック
            1. 6.3.3.4.2.1 ステート マシン クロック
          3. 6.3.3.4.3 クロック 乗算器のキャリブレーション
          4. 6.3.3.4.4 クロック 乗算器のロック検出
          5. 6.3.3.4.5 ウォッチドッグ タイマ
      4. 6.3.4 LOGICLK 出力
        1. 6.3.4.1 LOGICLK 出力フォーマット
        2. 6.3.4.2 LOGICLK_DIV_PRE および LOGICLK_DIV デバイダ
      5. 6.3.5 SYSREF
        1. 6.3.5.1 SYSREF 出力バッファ
          1. 6.3.5.1.1 メイン クロック用の SYSREF 出力バッファ (SYSREFOUT)
          2. 6.3.5.1.2 LOGICLK の SYSREF 出力バッファ
        2. 6.3.5.2 SYSREF の周波数および遅延の生成
        3. 6.3.5.3 SYSREFREQ ピンと SYSREFREQ_force フィールド
          1. 6.3.5.3.1 SYSREFREQ ピン同相電圧
          2. 6.3.5.3.2 SYSREFREQ ウィンドウ処理機能
            1. 6.3.5.3.2.1 SYSREF ウィンドウ処理の一般的な手順フローチャート
            2. 6.3.5.3.2.2 遅延生成機能 (リタイム) 付きの SYSREFREQ リピータ モード
            3. 6.3.5.3.2.3 SYSREF ウィンドウ処理に関するその他のガイダンス
            4. 6.3.5.3.2.4 グリッチのない出力
            5. 6.3.5.3.2.5 SYNC 機能を使用する場合
          3. 6.3.5.3.3 同期機能
    4. 6.4 デバイスの機能モード構成
      1. 6.4.1 ピン モード制御
        1. 6.4.1.1 チップ イネーブル (CE)
        2. 6.4.1.2 出力チャネル制御
        3. 6.4.1.3 ロジック出力制御
        4. 6.4.1.4 SYSREF の出力制御
        5. 6.4.1.5 デバイス モード選択
        6. 6.4.1.6 分割器または乗算器値の選択
        7. 6.4.1.7 キャリブレーション制御ピン
        8. 6.4.1.8 出力電力制御
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 ‌SYSREFREQ 入力構成
      2. 7.1.2 未使用ピンの処理
      3. 7.1.3 消費電流
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 ローカル発振分配キャリブレーション
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
        3. 7.2.1.3 アプリケーションのプロット
      2. 7.2.2 JESD204B/C クロック分配アプリケーション
    3. 7.3 レイアウト
      1. 7.3.1 レイアウトのガイドライン
      2. 7.3.2 レイアウト例
    4. 7.4 電源に関する推奨事項
      1. 7.4.1 パワーアップのタイミング
    5. 7.5 レジスタ マップ
      1. 7.5.1 デバイスのレジスタ
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 ドキュメントの更新通知を受け取る方法
    4. 8.4 サポート・リソース
    5. 8.5 商標
    6. 8.6 静電気放電に関する注意事項
    7. 8.7 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

7.5 レジスタ マップ

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
R0 0 0 0 0 0 0 0 0 0 0 0 0 0 パワーダウン 0 リセット
R2 0 0 0 0 0 0 SMCLK_DIV_PRE SMCLK_EN 0 0 0 1 1
R3 CH3_EN CH2_EN CH1_EN CH0_EN LOGICLK_MUTE_CAL CH3_MUTE_CAL CH2_MUTE_CAL CH1_MUTE_CAL CH0_MUTE_CAL 0 0 0 0 SMCLK_DIV
R4 0 0 CLKOUT1_PWR CLKOUT0_PWR SYSREFOUT3_EN SYSREFOUT2_EN SYSREFOUT1_EN SYSREFOUT0_EN CLKOUT3_EN CLKOUT2_EN CLKOUT1_EN CLKOUT0_EN
R5 0 SYSREFOUT2_PWR SYSREFOUT1_PWR SYSREFOUT0_PWR CLKOUT3_PWR CLKOUT2_PWR
R6 LOGICLKOUT_EN SYSREFOUT3_VCM SYSREFOUT2_VCM SYSREFOUT1_VCM SYSREFOUT0_VCM SYSREFOUT3_PWR
R7 0 LOGISYSREFOUT_VCM LOGICLKOUT_VCM LOGISYSREF_DIV_PWR_PRE LOGICLK_DIV_PWR_PRE LOGISYSREFOUT_PWR LOGICLKOUT_PWR LOGISYSREFOUT_EN
R8 0 0 0 0 0 0 0 LOGICLK_DIV_PRE LOGIC_EN 0 LOGISYSREFOUT_FMT LOGICLKOUT_FMT
R9 SYSREFREQ_VCM SYNC_EN LOGICLK_DIV_PD LOGICLK_DIV_BYP 0 LOGICLK_DIV
R11 rb_CLKPOS
R12 rb_CLKPOS[31:16]
R13 0 0 0 0 0 0 0 0 0 0 0 0 0 0 SYSREFREQ_DLY_STEP
R14 0 0 0 0 0 0 0 SYNC_MUTE_PD 0 0 0 0 0 CLKPOS_CAPTURE_EN SYSREFREQ_MODE SYSREFREQ_LATCH
R15 0 0 0 0 SYSREF_DIV_PRE 1 SYSREF_EN 0 SYSREFREQ_DLY SYSREFREQ_CLR
R16 SYSREF_PULSE_CNT SYSREF_DIV
R17 0 0 0 0 0 SYSREF0_DLY_I SYSREF0_DLY_PHASE SYSREF_MODE
R18 SYSREF1_DLY_I SYSREF1_DLY_PHASE SYSREF0_DLY_Q
R19 SYSREF2_DLY_I SYSREF2_DLY_PHASE SYSREF1_DLY_Q
R20 SYSREF3_DLY_I SYSREF3_DLY_PHASE SYSREF2_DLY_Q
R21 LOGISYSREF_DLY_I LOGISYSREF_DLY_PHASE SYSREF3_DLY_Q
R22 SYSREF1_DLY_SCALE SYSREF0_DLY_SCALE SYSREF_DLY_DIV 0 0 LOGISYSREF_DLY_Q
R23 TS_EN 1 MUXOUT_EN 0 0 0 0 0 0 MUXOUT_SEL LOGISYSREF_DLY_SCALE SYSREF3_DLY_SCALE SYSREF2_DLY_SCALE
R24 0 0 0 0 rb_TS TS_CNT_EN
R25 0 0 0 0 0 0 1 0 0 CLK_DIV_RST CLK_DIV CLK_MUX
R28 0 0 0 VCO_CORE_FORCE VCO_CORE 0 0 0 0 0 1 0 0 0
R29 0 0 0 0 0 1 0 1 VCO_CAPCTRL
R33 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 0
R34 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1
R65 0 1 1 0 0 1 0 rb_VCO_CORE 0 0 0 0
R67 0 1 0 1 0 0 0 1 1 1 0 0 1 0 1 1
R72 0 0 0 0 0 0 0 0 0 0 0 0 0 SYSREFREQ_FORCE SYSREF_DLY_BYP
R73 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0
R75 rb_CLK2_EN rb_CLK1_EN rb_CLK0_EN rb_MUXSEL1 rb_MUXSEL0 rb_LOGIC_EN rb_LD rb_DIVSEL2 rb_DIVSEL1 rb_DIVSEL0 rb_CE 0 0 1 1
R76 0 0 0 0 0 0 0 0 0 0 0 0 rb_PWRSEL2 rb_PWRSEL1 rb_PWRSEL0 rb_CLK3_EN
R79 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1
R86 0 0 0 0 0 0 0 0 0 0 0 0 0 MUXOUT_EN_OVRD 0 0
R90 0 0 0 0 0 0 0 0 0 LOGICLK_DIV_BYP3 LOGICLK_DIV_BYP2 0 0 0 0 0
この表に記載されていないレジスタは、これらをプログラムしてはいけません。レジスタは、本デバイスの性能や機能に悪影響を及ぼす可能性があります。
デバイスの性能に悪影響を及ぼさないように、以下のレジスタをプログラムしてはなりません。R1、R10、R26、R27、R30-R32、
クロック出力乗算器を使用しない場合、以下のレジスタのプログラミングは必要ありません。R29、R33、R34、R65、R67、R73
以下のレジスタは、LOGICLK を使用しない場合、プログラミングの必要はありません。R79、R90