JAJSV88A June   2024  – May 2025 LMX1860-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
      1. 6.1.1 分周器および乗数の範囲
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 パワーオン リセット
      2. 6.3.2 温度センサ
      3. 6.3.3 クロック出力
        1. 6.3.3.1 クロック出力バッファ
        2. 6.3.3.2 クロック MUX
        3. 6.3.3.3 クロック分周比
        4. 6.3.3.4 クロック 乗算器
          1. 6.3.3.4.1 クロック 乗算器に関する一般情報
          2. 6.3.3.4.2 クロック 乗算器のステート マシン クロック
            1. 6.3.3.4.2.1 ステート マシン クロック
          3. 6.3.3.4.3 クロック 乗算器のキャリブレーション
          4. 6.3.3.4.4 クロック 乗算器のロック検出
          5. 6.3.3.4.5 ウォッチドッグ タイマ
      4. 6.3.4 LOGICLK 出力
        1. 6.3.4.1 LOGICLK 出力フォーマット
        2. 6.3.4.2 LOGICLK_DIV_PRE および LOGICLK_DIV デバイダ
      5. 6.3.5 SYSREF
        1. 6.3.5.1 SYSREF 出力バッファ
          1. 6.3.5.1.1 メイン クロック用の SYSREF 出力バッファ (SYSREFOUT)
          2. 6.3.5.1.2 LOGICLK の SYSREF 出力バッファ
        2. 6.3.5.2 SYSREF の周波数および遅延の生成
        3. 6.3.5.3 SYSREFREQ ピンと SYSREFREQ_force フィールド
          1. 6.3.5.3.1 SYSREFREQ ピン同相電圧
          2. 6.3.5.3.2 SYSREFREQ ウィンドウ処理機能
            1. 6.3.5.3.2.1 SYSREF ウィンドウ処理の一般的な手順フローチャート
            2. 6.3.5.3.2.2 遅延生成機能 (リタイム) 付きの SYSREFREQ リピータ モード
            3. 6.3.5.3.2.3 SYSREF ウィンドウ処理に関するその他のガイダンス
            4. 6.3.5.3.2.4 グリッチのない出力
            5. 6.3.5.3.2.5 SYNC 機能を使用する場合
          3. 6.3.5.3.3 同期機能
    4. 6.4 デバイスの機能モード構成
      1. 6.4.1 ピン モード制御
        1. 6.4.1.1 チップ イネーブル (CE)
        2. 6.4.1.2 出力チャネル制御
        3. 6.4.1.3 ロジック出力制御
        4. 6.4.1.4 SYSREF の出力制御
        5. 6.4.1.5 デバイス モード選択
        6. 6.4.1.6 分割器または乗算器値の選択
        7. 6.4.1.7 キャリブレーション制御ピン
        8. 6.4.1.8 出力電力制御
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 ‌SYSREFREQ 入力構成
      2. 7.1.2 未使用ピンの処理
      3. 7.1.3 消費電流
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 ローカル発振分配キャリブレーション
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
        3. 7.2.1.3 アプリケーションのプロット
      2. 7.2.2 JESD204B/C クロック分配アプリケーション
    3. 7.3 レイアウト
      1. 7.3.1 レイアウトのガイドライン
      2. 7.3.2 レイアウト例
    4. 7.4 電源に関する推奨事項
      1. 7.4.1 パワーアップのタイミング
    5. 7.5 レジスタ マップ
      1. 7.5.1 デバイスのレジスタ
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
    2. 8.2 ドキュメントのサポート
      1. 8.2.1 関連資料
    3. 8.3 ドキュメントの更新通知を受け取る方法
    4. 8.4 サポート・リソース
    5. 8.5 商標
    6. 8.6 静電気放電に関する注意事項
    7. 8.7 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

7.4 電源に関する推奨事項

このデバイスは、デバイス全体に 2.5V 電源を使用しています。スイッチング電源に直接接続すると、出力に望ましくないスプリアスが発生する可能性があります。すべての電源ピンで、個別にバイパスを行うことができます。テキサス インスツルメンツでは、デバイスと同じ層で、周波数が最小化された、より小さなコンデンサを、ピンにできる限り近づけて配置することを推奨します。デバイスのほとんどすべての信号の周波数は 100MHz 以上であるため、低周波数の最小インピーダンスを持つ大容量のバイパス コンデンサは内部 LDO の安定性のためにのみ使用され、デバイスまでの距離 (およびバイパス パスのループ インダクタンス) を長くできます。両方を同時に使用する場合は、小さな抵抗またはフェライトビーズを使用して、クロックと LOGICLK の電源ピンを絶縁します。各ピンのその他の推奨事項については、「ピン構成および機能」セクションを参照してください。

注: このデバイスは、動作電圧が低く、LDO による内部フィルタリングが原因で、PSRR (電源除去比) が最小限です。このデバイスは、過剰なスプリアスノイズが発生しない低ノイズ電源に接続することが重要です。