JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.13 データパスレジスタ

表 8-233 に、データパスに対してメモリマップされたレジスタを一覧表示します。表 8-233にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 8-233 データパスレジスタ
オフセット略称レジスタ名セクション
2E0hDSP_MODE表示
2E2hDSP_L表示
2E3hDSP_GAIN0表示
2E4hDSP_GAIN1表示
2E5hDSP_GAIN2表示
2E6hDSP_GAIN3表示
2E7hDSP_FORMAT表示
2E8hDAC_SRC表示
2E9hDAC_SRC_ALT表示
2EAhMXMODE表示
2EBhTRUNC_HLSB表示
2EChDAC_DLY0表示
2EDhDAC_DLY1表示
2EEhDAC_INV表示

表の小さなセルに収まるように、複雑なビット アクセス タイプを記号で表記しています。表 8-234 に、このセクションでアクセス タイプに使用しているコードを示します。

表 8-234 データパスアクセスタイプコード
アクセス タイプ表記説明
読み取りタイプ
RR読み出し
R-0R
-0		読み出し
0 を返す
書き込みタイプ
WW書き込み
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

8.3.13.1 DSP_MODE レジスタ（オフセット = 2E0h）[リセット = 0000h]

概略表に戻ります。

表 8-235 DSP_MODE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15予約済みR0h
14-12DSP_MODE3R/W0hDSP_MODE3 フィールドは、DSP チャネル 3 の動作モードを定義します。

注：注：すべての DSP が無効になると、この部品は自動的にバイパスモードを作動させます（JESD サンプルを DAC に送信）。

JESD インターフェイスと DSP チャネルの間にはクロスバーがありません。JESD サンプルを必要とする DSP モードを下位の DSP チャネル番号（チャネル 0 から JESD_M/2 - 1まで）に割り当てることが重要です。また、JESD_M を適切にプログラムしてください。DSP に JESD サンプルが必要ない場合、JESD_M=0 を使用してください。DSP モードを参照してください。

注：DSP_L が 4x または 6x の補間用に設定されている場合、DSP チャネル 0 と 1 のみが DUC モードで動作できます。他のチャネルは別のモードを使用する必要があります（または無効にする必要があります）。

注：このレジスタは、SYS_EN=0 のときのみ変更する必要があります。

0h = DSP0 は無効（使用されていません）
1h = DUC モード – DUC を介して JESD サンプルを送信
2h = DDS SPI モード – FREQ、PHASE および AMP レジスタから DDS 値を使用（JESD サンプルは使用されていません）
3h = DDS ベクトルモード – DDS ベクトルプレイヤーを使用して DAC サンプルを作成（JESD サンプルは使用されていません）
4h = DDS ストリームモード– JESD インターフェイスからストリームされた DDS パラメータを使用
5h = 予約済み
6h = 予約済み
7h = 予約済み
11予約済みR0h
10-8DSP_MODE2R/W0hDSP_MODE2 フィールドは、DSP_MODE3 のテーブルごとに DSP チャネル2 の動作モードを定義します
7予約済みR0h
6-4DSP_MODE1R/W0hDSP_MODE1 フィールドは、DSP_MODE3 のテーブルごとに DSP チャネル1 の動作モードを定義します
3予約済みR0h
2-0DSP_MODE0R/W0hDSP_MODE0 フィールドは、DSP_MODE3 のテーブルごとに DSP チャネル0 の動作モードを定義します

8.3.13.2 DSP_L レジスタ（オフセット = 2E2h）[リセット = 00h]

概略表に戻ります。

表 8-236 DSP_L レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0h
3-0DSP_LR/W0hDUC 補間係数または DDS アップサンプリング係数を指定します。DSP_L は、JESD_M が 0 より大きく、少なくとも 1 つの DSP チャネルが有効である（DSP_MODE）のときのみ適用されます。通常、これは、1 つ以上の DSP チャネルが DUC モードまたは DDS ストリームモードに設定されていることを意味します（DSP_MODE を参照）。ただし、JESD インターフェイスを使用して、DDS-SPI または DDS-ベクタモードで動作する DSP に対してトリガーを供給することもできます。すべての DSP チャネルが 1 つの設定を共有します。
0x3 から 0xF のすべての設定値は、DUC、DDS-SPI、DDS-Vector モードをサポートしています。
注：DSP チャネルがさまざまなモードで動作している場合は、すべてのアクティブなモードをサポートする DSP_L 設定を選択する必要があります。
注：このレジスタは、JESD_EN=0 のときのみ変更する必要があります。
0h = 予約済み
1h = 予約済み
2h = 予約済み
3h = [INT_4X] 4x
4h = [INT_6X] 6x
5h = [INT_8X] 8x
6h = [INT_12X] 12x
7h = [INT_16X] 16x（DDS ストリーミング アップサンプル係数にも適用）
8h = [INT_24X] 24x
9h = [INT_32X] 32x（DDS ストリーミング アップサンプル係数にも適用）
Ah = [INT_48X] 48x
Bh = [INT_64X] 64x（DDS ストリーミング アップサンプル係数にも適用）
Ch = [INT_96X] 96x
Dh = [INT_128X] 128x
Eh = [INT_192X] 192x
Fh = [INT_256X] 256x

8.3.13.3 DSP_GAIN0 レジスタ (オフセット = 2E3h) [リセット = 00h]

概略表に戻ります。

表 8-237 DSP_GAIN0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0h
6-4DSP_GAIN0_COARSER/W0hDSP チャネル 0 の出力粗ゲインを調整します。
COARSE_GAIN = 2-VALUE
3-0DSP_GAIN0_FINER/W0hDSP チャネル 0 の出力微ゲインを調整します。
FINE_GAIN = 1 - (VALUE/32)

8.3.13.4 DSP_GAIN1 レジスタ (オフセット = 2E4h) [リセット = 00h]

概略表に戻ります。

表 8-238 DSP_GAIN1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0h
6-4DSP_GAIN1_COARSER/W0hDSP チャネル 1 の出力粗ゲインを調整します。
COARSE_GAIN = 2-VALUE
3-0DSP_GAIN1_FINER/W0hDSP チャネル 1 の出力微ゲインを調整します。
FINE_GAIN = 1 - (VALUE/32)

8.3.13.5 DSP_GAIN2 レジスタ (オフセット = 2E5h) [リセット = 00h]

概略表に戻ります。

表 8-239 DSP_GAIN2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0h
6-4DSP_GAIN2_COARSER/W0hDSP チャネル 2 の出力粗ゲインを調整します。
COARSE_GAIN = 2-VALUE
3-0DSP_GAIN2_FINER/W0hDSP チャネル 2 の出力微ゲインを調整します。
FINE_GAIN = 1 - (VALUE/32)

8.3.13.6 DSP_GAIN3 レジスタ (オフセット = 2E6h) [リセット = 00h]

概略表に戻ります。

表 8-240 DSP_GAIN3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0h
6-4DSP_GAIN3_COARSER/W0hDSP チャネル 3 の出力粗ゲインを調整します。
COARSE_GAIN = 2-VALUE
3-0DSP_GAIN3_FINER/W0hDSP チャネル 3 の出力微ゲインを調整します。
FINE_GAIN = 1 - (VALUE/32)

8.3.13.7 DSP_FORMAT レジスタ（オフセット = 2E7h）[リセット = 00h]

概略表に戻ります。

表 8-241 DSP_FORMAT レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0h
0DSP_FORMATR/W0hDSP が DUC モードまたは DDS モードに設定されている場合は、実数または虚数の出力を選択します（DSP_MODEを参照）。
注：このレジスタは、DUC および DDS モードに影響します。
0h = [DSP_OUT_REAL] DSP 出力は実数です（DSP ミキサーは、虚部を破棄することで、複素数を実数に変換）。最大 4 つの DSP を有効化できます。
1h = [DSP_OUT_COMP] DSP 出力は複素数です。最大 2 つの DSP を有効化できます（DSP0 および DSP1）。DSP2 のミキサーは、DSP0 の架空のサンプルを生成するため、DAC_SRC を使用して DAC を DSP2 にバインドする必要があります。同様に、DSP1 が有効である場合、DSP3 のミキサーが DSP1 の架空のサンプルを生成するため、必要に応じて DAC を DSP3 にバインドして、これらのサンプルにアクセスする必要があります。「複素数出力サポート」を参照してください。

8.3.13.8 DAC_SRC レジスタ（オフセット = 2E8h）[リセット = 21h]

概略表に戻ります。

表 8-242 DAC_SRC レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4DAC_SRC1R/W2hバイパスモード（DSP_MODE を参照）では、DAC_SRC1 は、DACB に送信する入力ストリームを選択します。DUC または DDS モードでは、DAC_SRC1 は、どの DSP（DUC/DDS）出力を DACB に配線（加算）するかを制御します。「DAC 電源の選択」セクションを参照
3-0DAC_SRC0R/W1hDAC_SRC1 を参照

8.3.13.9 DAC_SRC_ALT レジスタ（オフセット = 2E9h）[リセット = 00h]

概略表に戻ります。

表 8-243 DAC_SRC_ALT レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0h予約済み
3-0予約済みR0h予約済み

8.3.13.10 MXMODE レジスタ (オフセット = 2EAh) [リセット = 00h]

概略表に戻ります。

表 8-244 MXMODE レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0h
6-4MXMODE1R/W0hDACB の DAC 出力モードを指定します。
0h = [NRZ] 通常モード（非ゼロ復帰または NRZ）（n*FS で同期ヌル）
1h = [RF] RF モード（反転または RTI）（DC および 2n*FS で同期ヌル）
2h = [RTZ] ゼロ復帰（RTZ）（2n*FS で同期ヌル）
3h = [DES2XL] DES2XL – DES インターポレータが提供するサンプル
4h = [DES2XH] DES2XH – DES インターポレータが提供するサンプル（ハイパスモード）
5h = 予約済み
6h = [DISABLED] 無効 - DACB は無効
7h = 予約済み
3予約済みR0h
2-0MXMODE0R/W0hMXMODE0 を参照してください。

8.3.13.11 TRUNC_HLSB レジスタ（オフセット = 2EBh）[リセット = 00h]

概略表に戻ります。

表 8-245 TRUNC_HLSB レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0h
0TRUNC_HLSBR/W0hDAC の出力分解能が 16 ビット未満の場合、出力は適切な分解能に切り捨てられます。このビットがセットされている場合、1/2 LSB オフセットが切り捨て値に加算され、切り捨てによって導入される平均オフセットを低下させます。

8.3.13.12 DAC_DLY0 レジスタ (オフセット = 2ECh) [リセット = 00h]

概略表に戻ります。

表 8-246 DAC_DLY0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0h
5DAC_DLY0_ENR/W0h
0h = DACA の調整可能な遅延を無効化（デフォルト）
1h = DACA の遅延を有効化
4-0DAC_DLY0_VALR/W0hDACA の遅延を調整します。追加された遅延（DACCLK サイクルで）は、64 + DAC_DLY0_VALです。
注：変更中のサンプルストリームが静的でない限り、このレジスタを変更することで、DAC 出力にグリッチが発生する可能性があります。

8.3.13.13 DAC_DLY1 レジスタ (オフセット = 2EDh) [リセット = 00h]

概略表に戻ります。

表 8-247 DAC_DLY1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0h
5DAC_DLY1_ENR/W0h
0h = DACB の調整可能な遅延を無効化（デフォルト）
1h = DACB の遅延を有効化
4-0DAC_DLY1_VALR/W0hDACB の遅延を調整します。追加された遅延（DACCLK サイクルで）は、64 + DAC_DLY1_VALです。
注：変更中のサンプルストリームが静的でない限り、このレジスタを変更することで、DAC 出力にグリッチが発生する可能性があります。

8.3.13.14 DAC_INV レジスタ（オフセット = 2EEh）[リセット = 00h]

概略表に戻ります。

表 8-248 DAC_INV レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-2予約済みR0h
1DAC_INV1R/W0hDAC1 出力は、セットされると反転します
0DAC_INV0R/W0hDAC0 出力は、セットされると反転します