JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.15 アラーム レジスタ

表 8-291 に、アラームレジスタに対してメモリマップされたレジスタを一覧表示します。表 8-291 にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 8-291 アラーム レジスタ
オフセット略称レジスタ名セクション
0x430SYS_ALMセクション 8.3.15.1
0x431ALM_MASKセクション 8.3.15.2
0x432MUTE_MASKセクション 8.3.15.3
0x433MUTE_RECセクション 8.3.15.4
0x434ALARM_SELセクション 8.3.15.5
0x435OVR_STATUSセクション 8.3.15.6
0x436OVR_MASK_SELセクション 8.3.15.7

表の小さなセルに収まるように、複雑なビット アクセス タイプを記号で表記しています。表 8-292 に、このセクションでアクセス タイプに使用しているコードを示します。

表 8-292 アラームアクセスタイプコード
アクセス タイプ表記説明
読み取りタイプ
RR読み出し
R-0R
-0		読み出し
0 を返す
書き込みタイプ
WW書き込み
W1CW
1C		書き込み
1 でクリア
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

8.3.15.1 SYS_ALM レジスタ（オフセット = 0x430）[リセット = 0x02]

SYS_ALM を 表 8-293に示します。

概略表に戻ります。

表 8-293 SYS_ALM レジスタのフィールドの説明
ビットフィールドタイプリセット説明
6JTIMER_EXPIRED_ALMR/W1C0x0このビットは、JESD204C リンクがダウンしている（DSP_MODE で JESD204C インターフェイスが有効、SYS_EN=1、LINK_UP=0）場合、JTIMER で許容されている時間よりも長い場合にセットされます。
5JESD_DI_ALMR/W1C0x0このビットは、有効化されたレーンで DI_FAULT が検出されるたびにセットされます。64b/66b モードにのみ適用されます。
4OVR_ALMR/W1C0x0このビットは、データパスでフルスケールのサンプルが発生した場合にセットされます。アラームをクリアするには 1 を書き込みます。OVR_STATUS も参照してください。
3-2予約済みR0x0
1SYSRST_ALMR/W1C0x1このビットは、RESET または SOFT_RESET によってチップがリセットされると、常に設定されます。
0SYSREF_ALMR/W1C0x0このビットは、アクティブな SYSREF 関連クロック分周器に関して不正な整列で SYSREF エッジが検出されるたびに設定されます。

8.3.15.2 ALM_MASK レジスタ（オフセット = 0x431）[リセット = 0x00]

ALM_MASK を 表 8-294に示します。

概略表に戻ります。

表 8-294 ALM_MASK レジスタ フィールドの説明
ビットフィールドタイプリセット説明
6JTIMER_EXPIRED_MASKR/W0x0セットすると、JTIMER_EXPIRED_ALM レジスタのアラームはマスクされ、アラーム出力に影響を与えません。
5JESD_DI_MASKR/W0x0セットすると、JESD_DI_ALM レジスタからのアラームはマスクされ、アラーム出力に影響を与えません。
4OVR_MASKR/W0x0セットすると、OVR_ALM レジスタのアラームはマスクされ、アラーム出力に影響を与えません。
3-1予約済みR0x0
0SYSREF_ALM_MASKR/W0x0セットすると、SYSREF_ALM レジスタのアラームはマスクされ、アラーム出力に影響を与えません。

8.3.15.3 MUTE_MASK レジスタ（オフセット = 0x432）[リセット = 0x21]

MUTE_MASK を 表 8-295に示します。

概略表に戻ります。

表 8-295 MUTE_MASK レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5JESD_DI_MUTE_MASKR/W0x1このレジスタは、JESD204C トランスポート層の出力を自動的にミュートにするアラームを制御します。対応する MUTE_REC ビットが設定されていない場合、トランスポート層出力がミュートされると、ユーザは問題を修正し、アラームを解除してトランスポート層出力のミュートを解除する必要があります（または、ミュートマスクを設定してアラームを無視し、トランスポート層出力をミュート解除することもできます）。
DI_FAULT = 1 のとき、このビットがセットされていない限り、JESD204C トランスポート層出力は、JESD_DI_REC に従ってミュートされます。
4-1予約済みR0x0
0SYSREF_MUTE_MASKR/W0x1このレジスタは、JESD204C トランスポート層の出力を自動的にミュートにするアラームを制御します。対応するMUTE_REC ビットが設定されていない場合、トランスポート層出力がミュートされると、ユーザーは問題を修正し、アラームをクリアしてトランスポート層出力をミュート解除する必要があります（または、ミュートマスクを設定してアラームを無視し、トランスポート層出力のミュートを解除することもできます）。
このビットがセットされていない限り、SYSREF_ALM レジスタのアラームは JESD204C トランスポート層出力をミュートします。

8.3.15.4 MUTE_REC レジスタ（オフセット = 0x433）[リセット = 0xA0]

MUTE_REC を 表 8-296に示します。

概略表に戻ります。

表 8-296 MUTE_REC レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0x0予約済み
6予約済みR0x0
5JESD_DI_RECR/W0x1このレジスタは、アラーム状態が解消されたときに JESD204C トランスポート層出力を自動的にミュート解除するかどうかを決定します。
このビットは、JESD_DI_MUTE_MASK = 0 の場合にのみ使用されます。0：JESD204C トランスポート層出力は、JESD_DI_ALM = 0になるまでミュートされたままになります
1：DI_FAULT = 0 のとき、JESD204C トランスポート層出力は自動的にミュート解除されます。
4-0予約済みR0x0

8.3.15.5 ALARM_SEL レジスタ（オフセット = 0x434）[リセット = 0x00]

ALARM_SEL を 表 8-297に示します。

概略表に戻ります。

表 8-297 ALARM_SEL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0
0ALARM_SELR/W0x0
  • 0x0 = マスクされていないアラームが作動すると、ALARM 出力がアサートされます（ミッションモード）。「アラーム生成」を参照してください。
  • 0x1 = ALARM ピンは、トリガクロックを出力します。

8.3.15.6 OVR_STATUS レジスタ（オフセット = 0x435）[リセット = 0x00]

OVR_STATUS を 表 8-298に示します。

概略表に戻ります。

表 8-298 OVR_STATUS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5OVR_DAC1R/W1C0x0DAC1 でフルスケールのサンプルが検出されると、このビットがセットされます。1 を書き込んでクリアします。
注：オーバーレンジについて考えられる原因については、「オーバーレンジ検出」セクションを参照してください。
注：OVR_ALM レジスタに 1 を書き込むと、このレジスタのすべてのビットがクリアされます。
注：OVR_ALM レジスタは OVR_STATUS のビット単位の OR を返すので、OVR_STATUS のすべてのビットをクリアすると、OVR_ALM も 0 を返します。
4OVR_DAC0R/W1C0x0DAC0 でフルスケールのサンプルが検出されると、このビットがセットされます。1 を書き込むことでクリア。OVR_DAC1 の注を参照してください。
3OVR_DSP3R/W1C0x0DSP3 内でフルスケールのサンプルが検出されると、このビットがセットされます。1 を書き込むことでクリア。OVR_DAC1 の注を参照してください。
2OVR_DSP2R/W1C0x0DSP2 内でフルスケールのサンプルが検出されると、このビットがセットされます。1 を書き込むことでクリア。OVR_DAC1 の注を参照してください。
1OVR_DSP1R/W1C0x0DSP1 内でフルスケールのサンプルが検出されると、このビットがセットされます。1 を書き込むことでクリア。OVR_DAC1 の注を参照してください。
0OVR_DSP0R/W1C0x0DSP0 内でフルスケールのサンプルが検出されると、このビットがセットされます。1 を書き込むことでクリア。OVR_DAC1 の注を参照してください。

8.3.15.7 OVR_MASK_SEL レジスタ（オフセット = 0x436）[リセット = 0x00]

OVR_MASK_SEL を 表 8-299に示します。

概略表に戻ります。

表 8-299 OVR_MASK_SEL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0
0OVR_MASK_SELR/W0x0
  • 0x0 = TRIG[4] ピンはオーバーレンジイベントをマスクしません。
  • 0x1 = TRIG[4] ピンが「高」でアサートされると、オーバーレンジイベントはマスクされます（OVR_STATUS ビットがセットされることはありません）。