JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.8 SerDes_Equalizer レジスタ

表 8-184 に、SerDes_Equalizer に対してメモリマップされたレジスタを一覧表示します。表 8-184 にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 8-184 SERDES_EQUALIZER レジスタ
オフセット略称レジスタ名セクション
0x1C0CDR0セクション 8.3.8.1
0x1D0EQ_CTRLセクション 8.3.8.2
0x1D1EQZEROセクション 8.3.8.3
0x1D2LANE_EQ_0セクション 8.3.8.4
0x1D3LANE_EQ_1セクション 8.3.8.5
0x1D4LANE_EQ_2セクション 8.3.8.6
0x1D5LANE_EQ_3セクション 8.3.8.7
0x1D6LANE_EQ_4セクション 8.3.8.8
0x1D7LANE_EQ_5セクション 8.3.8.9
0x1D8LANE_EQ_6セクション 8.3.8.10
0x1D9LANE_EQ_7セクション 8.3.8.11
0x1DALANE_EQ_8セクション 8.3.8.12
0x1DBLANE_EQ_9セクション 8.3.8.13
0x1DCLANE_EQ_10セクション 8.3.8.14
0x1DDLANE_EQ_11セクション 8.3.8.15
0x1DELANE_EQ_12セクション 8.3.8.16
0x1DFLANE_EQ_13セクション 8.3.8.17
0x1E0LANE_EQ_14セクション 8.3.8.18
0x1E1LANE_EQ_15セクション 8.3.8.19
0x1E2EQDEBUGセクション 8.3.8.20

表の小さなセルに収まるように、複雑なビット アクセス タイプを記号で表記しています。表 8-185 に、このセクションでアクセス タイプに使用しているコードを示します。

表 8-185 SerDes_Equalizer アクセスタイプコード
アクセス タイプ表記説明
読み取りタイプ
RR読み出し
R-0R
-0		読み出し
0 を返す
書き込みタイプ
WW書き込み
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

8.3.8.1 CDR0 レジスタ (オフセット = 0x1C0) [リセット = 0x51]

CDR0 を表 8-186 に示します。

概略表に戻ります。

表 8-186 CDR0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0x0
6-4CDRVOTER/W0x5CDR ループで位相補間を調整するために必要な（net）投票数を指定します。設定値が大きいほどループは遅くなりますが、ループノイズは低下します。
注：このレジスタは、JESD_EN=0 のときのみ変更する必要があります。
  • 0x0 = 1
  • 0x1 = 3
  • 0x2 = 5
  • 0x3 = 7
  • 0x4 = 15
  • 0x5 = 31（デフォルト）
  • 0x6 = 予約済み
  • 0x7 = 予約済み
3-2予約済みR0x0
1-0CDRSTLR/W0x1位相インターポレータの各調整後、CDR ループがデータ分析を停止させる時間を指定します。
注：このレジスタは、JESD_EN=0 のときのみ変更する必要があります。
  • 0x0 = 32UI
  • 0x1 = 96UI
  • 0x2 = 192UI
  • 0x3 = 2016UI

8.3.8.2 EQ_CTRL レジスタ（オフセット = 0x1D0）[リセット = 0x00]

EQ_CTRL を 表 8-187に示します。

概略表に戻ります。

表 8-187 EQ_CTRL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5予約済みR0x0
4EQ_OVRR/W0x0EQMODE が 1 以上の場合、EQLEVEL[n] レジスタを使用して EQ_OVR = 1 をプログラムし、イコライザレベルを上書きできます。すべてのレーンに影響します。
3EQZ_OVRR/W0x0EQZERO レジスタが有効になるようにこのビットを設定します（イコライザのゼロ周波数をオーバーライドするため）。EQZ_OVR = 0 の場合、周波数は RATE レジスタに基づいてセットされます。すべてのレーンに影響します。
2EQHOLDR/W0x0イコライザが完全適応モード（EQMODE = 1 および EQ_OVR = 0）のとき、EQHOLD をプログラムすると、（すべてのレーンの）アダプテーションループが停止（ホールド）されます。
1-0EQMODER/W0x0イコライザモードを設定します（すべてのレーンで）：「イコライザ」のセクションを参照してください。
  • 0x0 = EQ_DISABLE
  • 0x1 = EQ_ENABLE
  • 0x2 = EQ_PRECURSOR
  • 0x3 = EQ_POSTCURSOR

8.3.8.3 EQZERO レジスタ (オフセット = 0x1D1) [リセット = 0x00]

EQZERO を表 8-188 に示します。

概略表に戻ります。

表 8-188 EQZERO レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-5予約済みR0x0
4-0EQZEROR/W0x0EQZ_OVR = 1 の場合、このフィールドは（すべてのレーンの）イコライザのゼロ周波数を上書きします。EQZ_OVR=0 の場合、ゼロ周波数が RATE 設定に基づいて自動的にセットされます。
EQZERO：ゼロ周波数（MHz）：注
0:114:
2:124: RATE = 4 の場合の自動設定
10:169:
17:222: RATE = 3 の場合の自動設定
22:326:
25:426: RATE = 2 の場合の自動設定
27:615:
29:792: RATE = 1 の場合の自動設定
30:1122:
31:2027:: RATE = 0 の場合の自動設定
その他すべて：予約済み：

8.3.8.4 LANE_EQ_0 レジスタ (オフセット = 0x1D2) [リセット = 0x17]

LANE_EQ_0 を表 8-189 に示します。

概略表に戻ります。

表 8-189 LANE_EQ_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[0]R/W0x1物理レーン 0 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[0]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 0 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.5 LANE_EQ_1 レジスタ (オフセット = 0x1D3) [リセット = 0x17]

LANE_EQ_1 を表 8-190 に示します。

概略表に戻ります。

表 8-190 LANE_EQ_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[1]R/W0x1物理レーン 1 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[1]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 1 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.6 LANE_EQ_2 レジスタ (オフセット = 0x1D4) [リセット = 0x17]

LANE_EQ_2 を表 8-191 に示します。

概略表に戻ります。

表 8-191 LANE_EQ_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[2]R/W0x1物理レーン 2 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[2]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 2 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.7 LANE_EQ_3 レジスタ (オフセット = 0x1D5) [リセット = 0x17]

LANE_EQ_3 を表 8-192 に示します。

概略表に戻ります。

表 8-192 LANE_EQ_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[3]R/W0x1物理レーン 3 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[3]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 3 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.8 LANE_EQ_4 レジスタ (オフセット = 0x1D6) [リセット = 0x17]

LANE_EQ_4 を表 8-193 に示します。

概略表に戻ります。

表 8-193 LANE_EQ_4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[4]R/W0x1物理レーン 4 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[4]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 4 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.9 LANE_EQ_5 レジスタ (オフセット = 0x1D7) [リセット = 0x17]

LANE_EQ_5 を表 8-194 に示します。

概略表に戻ります。

表 8-194 LANE_EQ_5 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[5]R/W0x1物理レーン 5 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[5]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 5 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.10 LANE_EQ_6 レジスタ (オフセット = 0x1D8) [リセット = 0x17]

LANE_EQ_6 を表 8-195 に示します。

概略表に戻ります。

表 8-195 LANE_EQ_6 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[6]R/W0x1物理レーン 6 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[6]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 6 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.11 LANE_EQ_7 レジスタ (オフセット = 0x1D9) [リセット = 0x17]

LANE_EQ_7 を表 8-196 に示します。

概略表に戻ります。

表 8-196 LANE_EQ_7 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[7]R/W0x1物理レーン 7 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[7]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 7 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.12 LANE_EQ_8 レジスタ (オフセット = 0x1DA) [リセット = 0x17]

LANE_EQ_8 を表 8-197 に示します。

概略表に戻ります。

表 8-197 LANE_EQ_8 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[8]R/W0x1物理レーン 8 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[8]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 8 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.13 LANE_EQ_9 レジスタ (オフセット = 0x1DB) [リセット = 0x17]

LANE_EQ_9 を表 8-198 に示します。

概略表に戻ります。

表 8-198 LANE_EQ_9 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[9]R/W0x1物理レーン 9 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[9]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 9 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.14 LANE_EQ_10 レジスタ (オフセット = 0x1DC) [リセット = 0x17]

LANE_EQ_10 を表 8-199 に示します。

概略表に戻ります。

表 8-199 LANE_EQ_10 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[10]R/W0x1物理レーン 10 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[10]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 10 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.15 LANE_EQ_11 レジスタ (オフセット = 0x1DD) [リセット = 0x17]

LANE_EQ_11 を表 8-200 に示します。

概略表に戻ります。

表 8-200 LANE_EQ_11 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[11]R/W0x1物理レーン 11 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[11]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 11 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.16 LANE_EQ_12 レジスタ (オフセット = 0x1DE) [リセット = 0x17]

LANE_EQ_12 を表 8-201 に示します。

概略表に戻ります。

表 8-201 LANE_EQ_12 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[12]R/W0x1物理レーン 12 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[12]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 12 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.17 LANE_EQ_13 レジスタ (オフセット = 0x1DF) [リセット = 0x17]

LANE_EQ_13 を表 8-202 に示します。

概略表に戻ります。

表 8-202 LANE_EQ_13 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[13]R/W0x1物理レーン 13 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[13]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 13 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.18 LANE_EQ_14 レジスタ (オフセット = 0x1E0) [リセット = 0x17]

LANE_EQ_14 を表 8-203 に示します。

概略表に戻ります。

表 8-203 LANE_EQ_14 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[14]R/W0x1物理レーン 14 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[14]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 14 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.19 LANE_EQ_15 レジスタ (オフセット = 0x1E1) [リセット = 0x17]

LANE_EQ_15 を表 8-204 に示します。

概略表に戻ります。

表 8-204 LANE_EQ_15 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5-4EQTRIM[15]R/W0x1物理レーン 15 の EQ トリムを制御します。
  • 0x0 = EQ_TRIM_POS12
  • 0x1 = EQ_TRIM_DEFAULT
  • 0x2 = EQ_TRIM_NEG10
  • 0x3 = EQ_TRIM_NEG18
3-0EQLEVEL[15]R/W0x7EQ_OVR = 1 の場合、このフィールドは物理レーン 15 のイコライゼーションレベルを制御します。有効範囲は 0 から 14 です。

8.3.8.20 EQDEBUG レジスタ（オフセット = 0x1E2）[リセット = 0x06]

EQDEBUG を 表 8-205に示します。

概略表に戻ります。

表 8-205 EQDEBUG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5EQUDR/W0x0セットすると、アダプティブ EQ は「P」パターンを検出し、CDR のロックを妨げる可能性のある深刻なイコライゼーション不足の状態から回復する能力を向上させます。
4EQODR/W0x0セットすると、アダプティブ EQ は、イコライゼーションパターンが長時間検出されない場合にイコライゼーションレベルを低減します。これは、深刻な過剰イコライゼーション状態からの回復に役立ちます。この機能は PHY には実装されていません。
3-0予約済みR0x0