JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.5 SYSREF レジスタ

表 8-44 に、SYSREF レジスタに対してメモリマップされたレジスタを一覧表示します。表 8-44 にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 8-44 SYSREF レジスタ
オフセット略称レジスタ名セクション
0xA0SYSREF_ALIGNセクション 8.3.5.1
0xA2SYSREF_CALTRKセクション 8.3.5.2
0xA3SYSREF_RX_ENセクション 8.3.5.3
0xA4SYSREF_PROC_ENセクション 8.3.5.4
0xA5SRCAL_CTRLセクション 8.3.5.5
0xB0TADJセクション 8.3.5.6
0xB3TSYSセクション 8.3.5.7
0xC0TADJ_CALセクション 8.3.5.8
0xC3TSYS_CALセクション 8.3.5.9
0xDESRCAL_FREEZEセクション 8.3.5.10
0xDFSRCAL_STATセクション 8.3.5.11
0xFFSYNC_STATUSセクション 8.3.5.12

表の小さなセルに収まるように、複雑なビット アクセス タイプを記号で表記しています。表 8-45 に、このセクションでアクセス タイプに使用しているコードを示します。

表 8-45 SYSREF のアクセス タイプ コード
アクセス タイプ表記説明
読み取りタイプ
RR読み出し
R-0R
-0		読み出し
0 を返す
書き込みタイプ
WW書き込み
W1CW
1C		書き込み
1 でクリア
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

8.3.5.1 SYSREF_ALIGN レジスタ（オフセット = 0xA0）[リセット = 0x00]

SYSREF_ALIGN を 表 8-46に示します。

概略表に戻ります。

表 8-46 SYSREF_ALIGN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0予約済み
0SYSREF_ALIGN_ENR/W0x0このビットがセットされている場合、チップは検出された各 SYSREF エッジに再アラインメントします。これは、外部クロック分周器と、すべてのアクティブな内部クロックの両方に影響します。このビットがセットされていない場合、チップはどの SYSREF エッジにも再アラインメントせず、JESD204C リンクが、ミスアラインした SYSREF エッジに応答して再起動することはありません。

8.3.5.2 SYSREF_CALTRK レジスタ（オフセット = 0xA2）[リセット = 0x74]

SYSREF_CALTRK を 表 8-47に示します。

概略表に戻ります。

表 8-47 SYSREF_CALTRK レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6SRCAL_AVGR/W0x1SYSREF 較正に使用される平均化の量を指定します。値を大きくすると、較正時間が長くなり、較正値のばらつきが減少します。
  • 0x0 = 4 つの累積
  • 0x1 = 16 つの累積
  • 0x2 = 64 つの累積
  • 0x3 = 256 つの累積
5SRTRK_ENR/W0x1セットすると、キャリブレーション後にトラッキングが実行されます。クリアすると、キャリブレーション後にトラッキングは実行されません。これにより、トラッキングを無効にして、トラッキングがノイズに与える影響を測定したり、トラッキングが正しく機能しない場合に問題が生じないようにすることができます。
4SRTRK_HYST_ENR/W0x1セットされている場合、トラッキングで調整を行う前に、低速追跡アキュームレータがその最小値または最大値の 2SRTRK_AVG+1 以内である必要があります。「トラッキング」を参照してください。
3-2SRTRK_AVGR/W0x1SYSREF トラッキングに使用される平均化の量を指定します。値を大きくすると、トラッキングレートが低下し、トラッキングが失敗する可能性が上がります。
  • 0x0 = 16 つの累積
  • 0x1 = 64 つの累積
  • 0x2 = 256 つの累積
  • 0x3 = 1024 つの累積
1-0SRTRK_STEPR/W0x0SYSREF トラッキングに使用されるステップサイズを指定します。値を大きくすると、トラッキングレートが上昇し、トラッキングが機能する可能性も上がりますが、トラッキング中に発生する遅延の変化も増加する可能性があります。
  • 0x0 = 32 LSB ステップ（変更ごと）
  • 0x1 = 64 LSB ステップ（変更ごと）
  • 0x2 = 256 LSB ステップ（変更ごと）
  • 0x3 = 1024 LSB ステップ（変更ごと）

8.3.5.3 SYSREF_RX_EN レジスタ（オフセット = 0xA3）[リセット = 0x00]

SYSREF_RX_EN を 表 8-48に示します。

概略表に戻ります。

表 8-48 SYSREF_RX_EN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0予約済み
0SYSREF_RX_ENR/W0x0このビットを設定すると、SYSREF レシーバ回路が有効になります。このビットをクリアする前に、常に SYSREF_PROC_EN をクリアする必要があります。
注：このビットは、CPLL_EN = 0 の場合のみセットする必要があります。

8.3.5.4 SYSREF_PROC_EN レジスタ（オフセット = 0xA4）[リセット = 0x00]

SYSREF_PROC_EN を 表 8-49に示します。

概略表に戻ります。

表 8-49 SYSREF_PROC_EN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0予約済み
0SYSREF_PROC_ENR/W0x0セットされている場合、このビットは、SYSREF プロセッサを有効にします。これが有効化されている場合、システムは新しい SYSREF エッジを受信して処理します。このビットを設定する前に、常に SYSREF_RX_EN を設定する必要があります。このビットは、SYSREF がデジタル信号に供給される前に、SYSREF レシーバーを安定させるために提供されます。

8.3.5.5 SRCAL_CTRL レジスタ（オフセット = 0xA5）[リセット = 0x00]

SRCAL_CTRL を 表 8-50に示します。

概略表に戻ります。

表 8-50 SRCAL_CTRL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0予約済み
0SRCAL_ENR/W0x0クリアされると、内部の SYSREF キャリブレーションおよびトラッキングエンジンがリセットされ、SYSREF_CAL_DONE はクリアされます。このビットをセットすると、SYSREF キャリブレーションとトラッキングを実行できます。

8.3.5.6 TADJ レジスタ (オフセット = 0xB0) [リセット = 0x000000]

TADJ を表 8-51 に示します。

概略表に戻ります。

表 8-51 TADJ レジスタ フィールドの説明
ビットフィールドタイプリセット説明
23CALCLK_INVR/W0x0セットすると、クロック入力を反転します。
注：このレジスタは、SRCAL_EN=0 の場合にのみ使用されます。
22-19予約済みR0x0予約済み
18-0TADJR/W0x0SYSREF キャリブレーションが無効（SRCAL_EN = 0）の場合、これは DEVCLK 遅延調整を定義します。エンコードの説明については、「タイミング調整ブロック」を参照してください。
注：このレジスタは、SRCAL_EN=0 の場合にのみ使用されます。

8.3.5.7 TSYS レジスタ (オフセット = 0xB3) [リセット = 0x040000]

TSYS を表 8-52 に示します。

概略表に戻ります。

表 8-52 TSYS レジスタ フィールドの説明
ビットフィールドタイプリセット説明
23-19予約済みR0x0予約済み
18-0TSYSR/W0x00040000SYSREF トラッキングが無効（SRCAL_EN =0 または SRTRK_EN=0）の場合、これは SYSREF 遅延調整を定義します。エンコードの説明については、「タイミング調整ブロック」を参照してください。
注：注：このレジスタは、SRCAL_EN=0 または SRTRK_EN=0 のときにのみ変更できます。

8.3.5.8 TADJ_CAL レジスタ（オフセット = 0xC0）[リセット = 0xXXXXXX]

TADJ_CAL を 表 8-53に示します。

概略表に戻ります。

表 8-53 TADJ_CAL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
23CALCLK_INV_CALRXこのレジスタフィールドは、クロック反転キャリブレーション値である必要がありますが、バグにより常に 0 が返されます。CALCLK_INV はキャリブレーションルーチンで動作しています。
22-19予約済みR0x0予約済み
18-0TADJ_CALRXこれにより、SYSREF キャリブレーションによって生成される CLK 遅延調整のスナップショットが返されます。
注：このレジスタは、SRCAL_EN=1 のときのみ有効です。
注：このレジスタは、SRCAL_FREEZE=1 または SYSREF_CAL_DONE=1 のときにのみ変更できます。

8.3.5.9 TSYS_CAL レジスタ（オフセット = 0xC3）[リセット = 0x0XXXXX]

TSYS_CAL を 表 8-54に示します。

概略表に戻ります。

表 8-54 TSYS_CAL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
23-19予約済みR0x0予約済み
18-0TSYS_CALRXこれにより、SYSREF トラッキングによって生成される SYSREF 遅延調整のスナップショットが返されます。
注：このレジスタは、SRCAL_EN=1 および SRTRK_EN=1 のときのみ有効です。
注：このレジスタは、SRCAL_FREEZE=1 のときのみ読み取る必要があります。

8.3.5.10 SRCAL_FREEZE レジスタ（オフセット = 0xDE）[リセット = 0x00]

SRCAL_FREEZE を 表 8-55に示します。

概略表に戻ります。

表 8-55 SRCAL_FREEZE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0予約済み
0SRCAL_FREEZER/W0x0セットすると、TADJ_CAL と TSYS_CAL は現在値で停止されるため、読み取りが可能になります。キャリブレーションとトラッキングアルゴリズムは引き続き動作します。
このビットの設定後、TADJ_CAL または TSYS_CAL を読み取ろうとする前に、24 以上の SYSREF 周期を待つ必要があります。このビットをクリアするときは、データが確実に更新されるようにするため、8 つの SYSREF 周期を超える期間「低」に維持される必要があります。
このレジスタは、SRCAL_EN = 1 の場合にのみ使用できます。
注：TADJ_CAL および TSYS_CAL の凍結値には、アップセット耐性がありません。

8.3.5.11 SRCAL_STAT レジスタ（オフセット = 0xDF）[リセット = 0x0X]

SRCAL_STAT を 表 8-56に示します。

概略表に戻ります。

表 8-56 SRCAL_STAT レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0予約済み
3SYSREF_ALIGNMENTRXこの値が「高」のとき、SYSREF が上昇するとクロックは「高」になります。ここで返される値は、8 * SRCAL_AVG サイクルで平均化された値です。CPLL を使用する場合、DEVCLK SYSREF サンプラーが使用されます。それ以外の場合は、DACCLK SYSREF サンプルが使用されます。
注：SYSREF_WIN_EN=1 の場合、このレジスタの値は未定義です。
2SYSREF_CAL_FAILRXSYSREF キャリブレーションプロセスが整列を検出できない場合に設定します。このビットは、いつでもクリアされます（SYSREF_RX_EN = 0 および SRCAL_EN = 0。
1SYSREF_TRACK_FAILRXウィンドウをトラッキングしている間に、SYSREF のトラッキングが遅延範囲外になった場合にセットされます。これが発生する時、トラッキングは引き続き動作を継続しようとしますが、SYSREF サンプリングウィンドウを維持できなくなる場合があります。これが発生した場合は、キャリブレーションを再実行する必要があります。このビットは、いつでもクリアされます SYSREF_RX_EN = 0 および SRCAL_EN = 0。
0SYSREF_CAL_DONERXSYSREF キャリブレーションが正常に完了すると設定されます。このビットは、いつでもクリアされます SYSREF_RX_EN = 0 および SRCAL_EN = 0。

8.3.5.12 SYNC_STATUS レジスタ（オフセット = 0xFF）[リセット = 0xXX]

SYNC_STATUS を 表 8-57に示します。

概略表に戻ります。

表 8-57 SYNC_STATUS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5予約済みR0x0
4DIV_REALIGNEDR/W1CXこのビットは、16分周クロック分周器が SYSREF に再アラインされると、常に設定されます。CLK_REALIGNED は顧客使用により適しているため、このビットは主にデバッグが目的です。1 を書き込むと、このビットをクリアします。
3CLK_REALIGNEDR/W1CXこのビットは、アクティブな SYSREF 関連クロック分周器が SYSREF エッジに再アラインされる際に、常に設定されます。このビットは、内部でサンプリングされた SYSREF 信号の周期が正しく安定していることを確認するのに役立ちます。1 を書き込むと、このビットをクリアします。
2CLK_ALIGNEDRX最後の SYSREF パルスが、すべてのアクティブな SYSREF 関連クロック分周器と一致しているかどうかを示します（分周器は調整不要）（1 =整合性あり、0 =　整合性なし）。このビットを設定するには、最大 2 つの SYSREF パルス（どちらもクロック分周器と整合性あり）が必要となることがあります。このビットは読み取り専用です（SPI ではクリアできません）。このビットは、SYSREF_ALIGN_EN の状態に関係なく、整列ステータスを報告します。
1予約済みR0x0
0SYSREF_DETR/W1CXこのビットは、SYSREF が検出されるとセットされます。1 を書き込むとビットがクリアされ、再検出されるようになります。