JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.7 JESD204C_Advanced のレジスタ

JESD204C_Advanced レジスタのメモリマップされたレジスタを、表 8-70 に示します。表 8-70 にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 8-70 JESD204C_ADVANCED のレジスタ
オフセット略称レジスタ名セクション
0x120JSYNC_Nセクション 8.3.7.1
0x121JTESTセクション 8.3.7.2
0x122JEXTRAセクション 8.3.7.3
0x124JTIMERセクション 8.3.7.4
0x125JESD_RSTセクション 8.3.7.5
0x127SYNC_EPWセクション 8.3.7.6
0x128DI_THセクション 8.3.7.7
0x12CLANE_ARSTATセクション 8.3.7.8
0x12ELANE_INVセクション 8.3.7.9
0x130LANE_SEL_0セクション 8.3.7.10
0x131LANE_SEL_1セクション 8.3.7.11
0x132LANE_SEL_2セクション 8.3.7.12
0x133LANE_SEL_3セクション 8.3.7.13
0x134LANE_SEL_4セクション 8.3.7.14
0x135LANE_SEL_5セクション 8.3.7.15
0x136LANE_SEL_6セクション 8.3.7.16
0x137LANE_SEL_7セクション 8.3.7.17
0x138LANE_SEL_8セクション 8.3.7.18
0x139LANE_SEL_9セクション 8.3.7.19
0x13ALANE_SEL_10セクション 8.3.7.20
0x13BLANE_SEL_11セクション 8.3.7.21
0x13CLANE_SEL_12セクション 8.3.7.22
0x13DLANE_SEL_13セクション 8.3.7.23
0x13ELANE_SEL_14セクション 8.3.7.24
0x13FLANE_SEL_15セクション 8.3.7.25
0x140LANE_ARR_0セクション 8.3.7.26
0x141LANE_ARR_1セクション 8.3.7.27
0x142LANE_ARR_2セクション 8.3.7.28
0x143LANE_ARR_3セクション 8.3.7.29
0x144LANE_ARR_4セクション 8.3.7.30
0x145LANE_ARR_5セクション 8.3.7.31
0x146LANE_ARR_6セクション 8.3.7.32
0x147LANE_ARR_7セクション 8.3.7.33
0x148LANE_ARR_8セクション 8.3.7.34
0x149LANE_ARR_9セクション 8.3.7.35
0x14ALANE_ARR_10セクション 8.3.7.36
0x14BLANE_ARR_11セクション 8.3.7.37
0x14CLANE_ARR_12セクション 8.3.7.38
0x14DLANE_ARR_13セクション 8.3.7.39
0x14ELANE_ARR_14セクション 8.3.7.40
0x14FLANE_ARR_15セクション 8.3.7.41
0x150LANE_STATUS_0セクション 8.3.7.42
0x151LANE_STATUS_1セクション 8.3.7.43
0x152LANE_STATUS_2セクション 8.3.7.44
0x153LANE_STATUS_3セクション 8.3.7.45
0x154LANE_STATUS_4セクション 8.3.7.46
0x155LANE_STATUS_5セクション 8.3.7.47
0x156LANE_STATUS_6セクション 8.3.7.48
0x157LANE_STATUS_7セクション 8.3.7.49
0x158LANE_STATUS_8セクション 8.3.7.50
0x159LANE_STATUS_9セクション 8.3.7.51
0x15ALANE_STATUS_10セクション 8.3.7.52
0x15BLANE_STATUS_11セクション 8.3.7.53
0x15CLANE_STATUS_12セクション 8.3.7.54
0x15DLANE_STATUS_13セクション 8.3.7.55
0x15ELANE_STATUS_14セクション 8.3.7.56
0x15FLANE_STATUS_15セクション 8.3.7.57
0x160LANE_ERROR_0セクション 8.3.7.58
0x161LANE_ERROR_1セクション 8.3.7.59
0x162LANE_ERROR_2セクション 8.3.7.60
0x163LANE_ERROR_3セクション 8.3.7.61
0x164LANE_ERROR_4セクション 8.3.7.62
0x165LANE_ERROR_5セクション 8.3.7.63
0x166LANE_ERROR_6セクション 8.3.7.64
0x167LANE_ERROR_7セクション 8.3.7.65
0x168LANE_ERROR_8セクション 8.3.7.66
0x169LANE_ERROR_9セクション 8.3.7.67
0x16ALANE_ERROR_10セクション 8.3.7.68
0x16BLANE_ERROR_11セクション 8.3.7.69
0x16CLANE_ERROR_12セクション 8.3.7.70
0x16DLANE_ERROR_13セクション 8.3.7.71
0x16ELANE_ERROR_14セクション 8.3.7.72
0x16FLANE_ERROR_15セクション 8.3.7.73
0x170FIFO_STATUS_0セクション 8.3.7.74
0x171FIFO_STATUS_1セクション 8.3.7.75
0x172FIFO_STATUS_2セクション 8.3.7.76
0x173FIFO_STATUS_3セクション 8.3.7.77
0x174FIFO_STATUS_4セクション 8.3.7.78
0x175FIFO_STATUS_5セクション 8.3.7.79
0x176FIFO_STATUS_6セクション 8.3.7.80
0x177FIFO_STATUS_7セクション 8.3.7.81
0x178FIFO_STATUS_8セクション 8.3.7.82
0x179FIFO_STATUS_9セクション 8.3.7.83
0x17AFIFO_STATUS_10セクション 8.3.7.84
0x17BFIFO_STATUS_11セクション 8.3.7.85
0x17CFIFO_STATUS_12セクション 8.3.7.86
0x17DFIFO_STATUS_13セクション 8.3.7.87
0x17EFIFO_STATUS_14セクション 8.3.7.88
0x17FFIFO_STATUS_15セクション 8.3.7.89
0x18AJCAP_ARMですセクション 8.3.7.90
0x18BJCAP_MODEセクション 8.3.7.91
0x18CJCAP_OFFSETセクション 8.3.7.92
0x18EJCAP_PAGEセクション 8.3.7.93
0x18FJCAP_STATUSセクション 8.3.7.94
0x190JCAPセクション 8.3.7.95
0x1A0LEC_CTRLセクション 8.3.7.96
0x1B0LEC_CNT_0セクション 8.3.7.97
0x1B1LEC_CNT_1セクション 8.3.7.98
0x1B2LEC_CNT_2セクション 8.3.7.99
0x1B3LEC_CNT_3セクション 8.3.7.100
0x1B4LEC_CNT_4セクション 8.3.7.101
0x1B5LEC_CNT_5セクション 8.3.7.102
0x1B6LEC_CNT_6セクション 8.3.7.103
0x1B7LEC_CNT_7セクション 8.3.7.104
0x1B8LEC_CNT_8セクション 8.3.7.105
0x1B9LEC_CNT_9セクション 8.3.7.106
0x1BALEC_CNT_10セクション 8.3.7.107
0x1BBLEC_CNT_11セクション 8.3.7.108
0x1BCLEC_CNT_12セクション 8.3.7.109
0x1BDLEC_CNT_13セクション 8.3.7.110
0x1BELEC_CNT_14セクション 8.3.7.111
0x1BFLEC_CNT_15セクション 8.3.7.112

表の小さなセルに収まるように、複雑なビット アクセス タイプを記号で表記しています。表 8-71 に、このセクションでアクセス タイプに使用しているコードを示します。

表 8-71 JESD204C_Advanced のアクセス タイプ コード
アクセス タイプ表記説明
読み取りタイプ
RR読み出し
R-0R
-0		読み出し
0 を返す
書き込みタイプ
WW書き込み
W1CW
1C		書き込み
1 でクリア
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

8.3.7.1 JSYNC_N レジスタ（オフセット = 0x120）[リセット = 0x01]

JSYNC_N を 表 8-72 に表示します。

概略表に戻ります。

表 8-72 JSYNC_N レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0
0JSYNC_NR/W0x1このビットを 0 に設定すると、SYNC~信号が手動でアサートされます。通常動作の場合は、このビットの設定を 1 のままにします。

8.3.7.2 JTEST レジスタ (オフセット = 0x121) [リセット = 0x00]

JTEST を表 8-73 に示します。

概略表に戻ります。

表 8-73 JTEST レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-5予約済みR0x0
4-0JTESTR/W0x0PRBS モードを設定します。0x5 以上は予約済みです。BER_EN を参照してください。
  • 0x0 = テストモード無効（通常操作）
  • 0x1 = PRBS7
  • 0x2 = PRBS9
  • 0x3 = PRBS15
  • 0x4 = PRBS31

8.3.7.3 JEXTRA レジスタ (オフセット = 0x122) [リセット = 0x0000]

JEXTRA を表 8-74 に示します。

概略表に戻ります。

表 8-74 JEXTRA レジスタ フィールドの説明
ビットフィールドタイプリセット説明
15-1EXTRA_LANER/W0x0JEXTRA をプログラムして追加の論理レーンを有効にします（選択したJMODEがレーンを使用していない場合でも）。EXTRA_LANE[n] はレーン n（n = 1 から 15）を有効化します。このレジスタにより、リンク層が有効になります。追加レーンの PHY も有効にするには、EXTRA_PHY = 1 にセットします。
注：ビットレートと追加レーンのモードは、JMODE および JTEST レジスタで設定されます。
0EXTRA_PHYR/W0x0
  • 0x0 = 追加レーンのリンク層のみが有効になります。このモードを使用して、追加レーンからの切り替えノイズを評価します。各追加レーンに関連付けられた PHY は強制オンが不可能になっています。追加レーンに入力データを提供するには、LANE_SELn を使用して、追加の論理レーンを、プライマリアクティブレーンにバインドされた PHY レーン（論理レーン 0 から L-1）にバインドすると便利です
  • 0x1 = 追加レーンの PHY 層も有効化されています。このモードを使用して、追加物理レーンからデータを受信できます。JMODE が許可するレーン数よりも多くのレーンで BER テストを実行したり、それらのレーンで他の PHY タスク（アイスキャンなど）を実行したりする場合は、これを実行する必要があります。

8.3.7.4 JTIMER レジスタ (オフセット = 0x124) [リセット = 0x00]

JTIMER を表 8-75 に示します。

概略表に戻ります。

表 8-75 JTIMER レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7JTPLLR/W0x0このビットがセットされている場合、ウォッチドッグタイマーが満了すると、PHY PLL、bias、リファレンスディバイダ、およびレシーバアナログもリセットされます。このビットが 0 の場合、PHY レシーバデジタルロジックのみがリセットされます。
6予約済みR0x0
5-4JTRR/W0x0このレジスタは、リンクがアップ状態で DI_FAULT がセットされていない場合に、ウォッチドッグカウンタが減少する量を決定します。
詳細については、Watchdog Timer（JTIMER）を参照してください。
  • 0x0 = 1
  • 0x1 = 2
  • 0x2 = 8
  • 0x3 = 16
3予約済みR0x0
2-0JTTR/W0x0JESD204C ウォッチドッグ カウンタ しきい値。ウォッチドッグカウンターが　JTT　で定義されたしきい値に達すると、PHY 層がリセットされ（JTPLL = 1の場合は PHY PLL を含む）、ウォッチドッグタイマーがリセットされます。JTT の値が大きくなるほど、ウォッチドッグタイマーの介入に時間がかかります。
詳細については、Watchdog Timer（JTIMER）を参照してください。
注：ウォッチドッグは、211（2048）DACCLK サイクルより短いリンクアップイベントを検出しないことがあります。
  • 0x0 = ウォッチドッグ タイマを無効化。
  • 0x1 = 217
  • 0x2 = 219
  • 0x3 = 221
  • 0x4 = 223
  • 0x5 = 予約済み
  • 0x6 = 予約済み
  • 0x7 = 予約済み

8.3.7.5 JESD_RST レジスタ（オフセット = 0x125）[リセット = 0x00]

JESD_RST を 表 8-76 に示します。

概略表に戻ります。

表 8-76 JESD_RST レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0
0JESD_RSTR/W0x0このビットをセットすると、JESD 回路のデジタル部分がリセット状態で保持されますが、PHY には影響しません。

8.3.7.6 SYNC_EPW レジスタ（オフセット = 0x127）[リセット = 0x00]

SYNC_EPW を 表 8-77 に示します。

概略表に戻ります。

表 8-77 SYNC_EPW レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-3予約済みR0x0
2-0SYNC_EPWR/W0x0トランスミッタにエラーを報告するために使用するSYNCのパルス幅を指定します。リンクの再同期を必要としないエラーが検出されると、SYNC_EPW リンク クロック サイクル（8 * SYNC_EPW 文字間隔）の間、SYNC がアサートされます。SYNC~経由のエラー報告を無効にするには、SYNC_EPW = 0 に設定します。SYNC_EPW の有効範囲は 0～4 です。
報告されたエラーは、リンクエラーレポートに一覧表示されます。

8.3.7.7 DI_TH レジスタ (オフセット = 0x128) [リセット = 0x00]

DI_TH を 表 8-78 に示します。

概略表に戻ります。

表 8-78 DI_TH レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-2DI_ERR_RECR/W0x0データの整合性のエラーカウンタをリセットし、（それがトリガーされた場合はデータの整合性アラームを解除するために）、必要とされる連続したエラーのないマルチブロックの受信数を指定します。
  • 0x0 = 1マルチブロック
  • 0x1 = 4マルチブロック
  • 0x2 = 16マルチブロック
  • 0x3 = 64マルチブロック
1-0DI_ERR_THR/W0x0データの整合性アラームをトリガーするために、データの整合性エラーが発生するマルチブロックの必要数を指定します。レシーバーは各エラーをカウントしますが、連続的にエラーのないマルチブロックが発生すると（DI_ERR_REC で指定されたように）、エラーカウンターはリセットされます。
  • 0x0 = 1マルチブロック
  • 0x1 = 2マルチブロック
  • 0x2 = 4マルチブロック
  • 0x3 = 8マルチブロック

8.3.7.8 LANE_ARSTAT レジスタ（オフセット = 0x12C）[リセット = 0xXX]

LANE_ARSTAT を 表 8-79に示します。

概略表に戻ります。

表 8-79 LANE_ARSTAT レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みRX
0LANE_ARR_RDYW1CXこのビットは、レーン到着時間がキャプチャされ、LANE_ARR で読み出しが可能な場合にセットされます。レーン到着データは、すべてのレーンが準備完了したときにキャプチャされ、チップは弾性バッファをリリースしようとします。このビットは、SYS_EN = 0 または JESD_RST = 1 のときにクリアされます。このビットをクリアしてレーン到着データのキャプチャを再開できるようにするには、1 を書き込みます。

8.3.7.9 LANE_INV レジスタ（オフセット = 0x12E）[リセット = 0x0000]

LANE_INV を 表 8-80に示します。

概略表に戻ります。

表 8-80 LANE_INV レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0LANE_INVR/W0x0物理レーン n を介してビットストリームを反転するには、LANE_INV[n]= 1をプログラムします。差動ペアがトランスミッタとレシーバ間でスワップされる場合にこれを使用します。

8.3.7.10 LANE_SEL_0 レジスタ (オフセット = 0x130) [リセット = 0x00]

LANE_SEL_0 を表 8-81 に示します。

概略表に戻ります。

表 8-81 LANE_SEL_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[0]R/W0x0論理レーン 0 にバインドされる物理レーン（0 から 15）を指定します。物理レーン p を論理レーン n にバインドするには、LANE_SEL[n]=p をプログラムします。たとえば、論理レーン 0 を物理レーン 3 にバインドするには、LANE_SEL[0]=3 をプログラムします。

8.3.7.11 LANE_SEL_1 レジスタ (オフセット = 0x131) [リセット = 0x01]

LANE_SEL_1 を表 8-82 に示します。

概略表に戻ります。

表 8-82 LANE_SEL_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[1]R/W0x1論理レーン 1 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.12 LANE_SEL_2 レジスタ (オフセット = 0x132) [リセット = 0x02]

LANE_SEL_2 を表 8-83 に示します。

概略表に戻ります。

表 8-83 LANE_SEL_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[2]R/W0x2論理レーン 2 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.13 LANE_SEL_3 レジスタ (オフセット = 0x133) [リセット = 0x03]

LANE_SEL_3 を表 8-84 に示します。

概略表に戻ります。

表 8-84 LANE_SEL_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[3]R/W0x3論理レーン 3 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.14 LANE_SEL_4 レジスタ (オフセット = 0x134) [リセット = 0x04]

LANE_SEL_4 を表 8-85 に示します。

概略表に戻ります。

表 8-85 LANE_SEL_4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[4]R/W0x4論理レーン 4 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.15 LANE_SEL_5 レジスタ (オフセット = 0x135) [リセット = 0x05]

LANE_SEL_5 を表 8-86 に示します。

概略表に戻ります。

表 8-86 LANE_SEL_5 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[5]R/W0x5論理レーン 5 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.16 LANE_SEL_6 レジスタ (オフセット = 0x136) [リセット = 0x06]

LANE_SEL_6 を表 8-87 に示します。

概略表に戻ります。

表 8-87 LANE_SEL_6 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[6]R/W0x6論理レーン 6 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.17 LANE_SEL_7 レジスタ (オフセット = 0x137) [リセット = 0x07]

LANE_SEL_7 を表 8-88 に示します。

概略表に戻ります。

表 8-88 LANE_SEL_7 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[7]R/W0x7論理レーン 7 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.18 LANE_SEL_8 レジスタ (オフセット = 0x138) [リセット = 0x08]

LANE_SEL_8 を表 8-89 に示します。

概略表に戻ります。

表 8-89 LANE_SEL_8 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[8]R/W0x8論理レーン 8 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.19 LANE_SEL_9 レジスタ (オフセット = 0x139) [リセット = 0x09]

LANE_SEL_9 を表 8-90 に示します。

概略表に戻ります。

表 8-90 LANE_SEL_9 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[9]R/W0x9論理レーン 9 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.20 LANE_SEL_10 レジスタ (オフセット = 0x13A) [リセット = 0x0A]

LANE_SEL_10 を表 8-91 に示します。

概略表に戻ります。

表 8-91 LANE_SEL_10 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[10]R/W0xA論理レーン 10 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.21 LANE_SEL_11 レジスタ (オフセット = 0x13B) [リセット = 0x0B]

LANE_SEL_11 を表 8-92 に示します。

概略表に戻ります。

表 8-92 LANE_SEL_11 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[11]R/W0xB論理レーン 11 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.22 LANE_SEL_12 レジスタ (オフセット = 0x13C) [リセット = 0x0C]

LANE_SEL_12 を表 8-93 に示します。

概略表に戻ります。

表 8-93 LANE_SEL_12 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[12]R/W0xC論理レーン 12 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.23 LANE_SEL_13 レジスタ (オフセット = 0x13D) [リセット = 0x0D]

LANE_SEL_13 を表 8-94 に示します。

概略表に戻ります。

表 8-94 LANE_SEL_13 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[13]R/W0xD論理レーン 13 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.24 LANE_SEL_14 レジスタ (オフセット = 0x13E) [リセット = 0x0E]

LANE_SEL_14 を表 8-95 に示します。

概略表に戻ります。

表 8-95 LANE_SEL_14 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[14]R/W0xE論理レーン 14 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.25 LANE_SEL_15 レジスタ (オフセット = 0x13F) [リセット = 0x0F]

LANE_SEL_15 を表 8-96 に示します。

概略表に戻ります。

表 8-96 LANE_SEL_15 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0LANE_SEL[15]R/W0xF論理レーン 15 にバインドされる物理レーン（0 から 15）を指定します。

8.3.7.26 LANE_ARR_0 レジスタ (オフセット = 0x140) [リセット = 0xXX]

LANE_ARR_0 を表 8-97 に示します。

概略表に戻ります。

表 8-97 LANE_ARR_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0x0
6-0LANE_ARR[0]RXSYSREF によって確立された内部 LMFC/LEMC に対するレーン 0 の到着時間（オクタバイトの単位で）を返します。8b/10b の場合、返される値はマルチフレーム長に関係なく、0 から 31の範囲で指定できます。64b/66b の場合、返される値は 0 から 32 * E-1（含む）です。これらのレジスタはLANE_ARR_RDY = 1 のときにのみ有効です。

8.3.7.27 LANE_ARR_1 レジスタ (オフセット = 0x141) [リセット = 0xXX]

LANE_ARR_1 を表 8-98 に示します。

概略表に戻ります。

表 8-98 LANE_ARR_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX予約済み
6-0LANE_ARR[1]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.28 LANE_ARR_2 レジスタ (オフセット = 0x142) [リセット = 0xXX]

LANE_ARR_2 を表 8-99 に示します。

概略表に戻ります。

表 8-99 LANE_ARR_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[2]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.29 LANE_ARR_3 レジスタ (オフセット = 0x143) [リセット = 0xXX]

LANE_ARR_3 を表 8-100 に示します。

概略表に戻ります。

表 8-100 LANE_ARR_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[3]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.30 LANE_ARR_4 レジスタ (オフセット = 0x144) [リセット = 0xXX]

LANE_ARR_4 を表 8-101 に示します。

概略表に戻ります。

表 8-101 LANE_ARR_4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[4]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.31 LANE_ARR_5 レジスタ (オフセット = 0x145) [リセット = 0xXX]

LANE_ARR_5 を表 8-102 に示します。

概略表に戻ります。

表 8-102 LANE_ARR_5 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[5]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.32 LANE_ARR_6 レジスタ (オフセット = 0x146) [リセット = 0xXX]

LANE_ARR_6 を表 8-103 に示します。

概略表に戻ります。

表 8-103 LANE_ARR_6 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[6]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.33 LANE_ARR_7 レジスタ (オフセット = 0x147) [リセット = 0xXX]

LANE_ARR_7 を表 8-104 に示します。

概略表に戻ります。

表 8-104 LANE_ARR_7 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[7]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.34 LANE_ARR_8 レジスタ (オフセット = 0x148) [リセット = 0xXX]

LANE_ARR_8 を表 8-105 に示します。

概略表に戻ります。

表 8-105 LANE_ARR_8 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[8]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.35 LANE_ARR_9 レジスタ (オフセット = 0x149) [リセット = 0xXX]

LANE_ARR_9 を表 8-106 に示します。

概略表に戻ります。

表 8-106 LANE_ARR_9 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[9]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.36 LANE_ARR_10 レジスタ (オフセット = 0x14A) [リセット = 0xXX]

LANE_ARR_10 を表 8-107 に示します。

概略表に戻ります。

表 8-107 LANE_ARR_10 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[10]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.37 LANE_ARR_11 レジスタ (オフセット = 0x14B) [リセット = 0xXX]

LANE_ARR_11 を表 8-108 に示します。

概略表に戻ります。

表 8-108 LANE_ARR_11 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[11]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.38 LANE_ARR_12 レジスタ (オフセット = 0x14C) [リセット = 0xXX]

LANE_ARR_12 を表 8-109 に示します。

概略表に戻ります。

表 8-109 LANE_ARR_12 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[12]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.39 LANE_ARR_13 レジスタ (オフセット = 0x14D) [リセット = 0xXX]

LANE_ARR_13 を表 8-110 に示します。

概略表に戻ります。

表 8-110 LANE_ARR_13 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[13]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.40 LANE_ARR_14 レジスタ (オフセット = 0x14E) [リセット = 0xXX]

LANE_ARR_14 を表 8-111 に示します。

概略表に戻ります。

表 8-111 LANE_ARR_14 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[14]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.41 LANE_ARR_15 レジスタ (オフセット = 0x14F) [リセット = 0xXX]

LANE_ARR_15 を表 8-112 に示します。

概略表に戻ります。

表 8-112 LANE_ARR_15 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みRX
6-0LANE_ARR[15]RXSYSREF によって確立された内部 LMFC/LEMC に関する到着時刻（オクタバイト単位で）を返します。

8.3.7.42 LANE_STATUS_0 レジスタ (オフセット = 0x150) [リセット = 0xXX]

LANE_STATUS_0 を表 8-113 に示します。

概略表に戻ります。

表 8-113 LANE_STATUS_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-3予約済みRX
2F_EMB_SYNCRX論理レーン 0 にフレームまたは EMB 同期が存在する場合、1 を返します。
1CG_BK_SYNCRX論理レーン 0 にコードグループまたはブロック同期が存在する場合、1 を返します。
0SIG_DETRX論理レーン 0 がデータ信号を検出している場合、1 を返します

8.3.7.43 LANE_STATUS_1 レジスタ (オフセット = 0x151) [リセット = 0xXX]

LANE_STATUS_1 を表 8-114 に示します。

概略表に戻ります。

表 8-114 LANE_STATUS_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[1]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.44 LANE_STATUS_2 レジスタ (オフセット = 0x152) [リセット = 0xXX]

LANE_STATUS_2 を表 8-115 に示します。

概略表に戻ります。

表 8-115 LANE_STATUS_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[2]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.45 LANE_STATUS_3 レジスタ (オフセット = 0x153) [リセット = 0xXX]

LANE_STATUS_3 を表 8-116 に示します。

概略表に戻ります。

表 8-116 LANE_STATUS_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[3]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.46 LANE_STATUS_4 レジスタ (オフセット = 0x154) [リセット = 0xXX]

LANE_STATUS_4 を表 8-117 に示します。

概略表に戻ります。

表 8-117 LANE_STATUS_4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[4]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.47 LANE_STATUS_5 レジスタ (オフセット = 0x155) [リセット = 0xXX]

LANE_STATUS_5 を表 8-118 に示します。

概略表に戻ります。

表 8-118 LANE_STATUS_5 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[5]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.48 LANE_STATUS_6 レジスタ (オフセット = 0x156) [リセット = 0xXX]

LANE_STATUS_6 を表 8-119 に示します。

概略表に戻ります。

表 8-119 LANE_STATUS_6 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[6]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.49 LANE_STATUS_7 レジスタ (オフセット = 0x157) [リセット = 0xXX]

LANE_STATUS_7 を表 8-120 に示します。

概略表に戻ります。

表 8-120 LANE_STATUS_7 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[7]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.50 LANE_STATUS_8 レジスタ (オフセット = 0x158) [リセット = 0xXX]

LANE_STATUS_8 を表 8-121 に示します。

概略表に戻ります。

表 8-121 LANE_STATUS_8 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[8]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.51 LANE_STATUS_9 レジスタ (オフセット = 0x159) [リセット = 0xXX]

LANE_STATUS_9 を表 8-122 に示します。

概略表に戻ります。

表 8-122 LANE_STATUS_9 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[9]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.52 LANE_STATUS_10 レジスタ (オフセット = 0x15A) [リセット = 0xXX]

LANE_STATUS_10 を表 8-123 に示します。

概略表に戻ります。

表 8-123 LANE_STATUS_10 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[10]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.53 LANE_STATUS_11 レジスタ (オフセット = 0x15B) [リセット = 0xXX]

LANE_STATUS_11 を表 8-124 に示します。

概略表に戻ります。

表 8-124 LANE_STATUS_11 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[11]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.54 LANE_STATUS_12 レジスタ (オフセット = 0x15C) [リセット = 0xXX]

LANE_STATUS_12 を表 8-125 に示します。

概略表に戻ります。

表 8-125 LANE_STATUS_12 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[12]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.55 LANE_STATUS_13 レジスタ (オフセット = 0x15D) [リセット = 0xXX]

LANE_STATUS_13 を表 8-126 に示します。

概略表に戻ります。

表 8-126 LANE_STATUS_13 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[13]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.56 LANE_STATUS_14 レジスタ (オフセット = 0x15E) [リセット = 0xXX]

LANE_STATUS_14 を表 8-127 に示します。

概略表に戻ります。

表 8-127 LANE_STATUS_14 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[14]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.57 LANE_STATUS_15 レジスタ (オフセット = 0x15F) [リセット = 0xXX]

LANE_STATUS_15 を表 8-128 に示します。

概略表に戻ります。

表 8-128 LANE_STATUS_15 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_STATUS[15]RXLANE_STATUS[0] についてはレジスタと説明を参照する

8.3.7.58 LANE_ERROR_0 レジスタ (オフセット = 0x160) [リセット = 0xXX]

LANE_ERROR_0 を表 8-129 に示します。

概略表に戻ります。

表 8-129 LANE_ERROR_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[0]W1CXレーン 0 のさまざまなエラーを示すスティッキ-ビット。
  • 0x0 = ギアボックス FIFO オーバーフローまたはアンダーフロー。書き込みクロック周波数が正しい限り、ギアボックスの書き込みクロックは、このフラグの後にデータ破損を引き起こすことなく 3UI 以上をドリフトする可能性があります。
  • 0x1 = ディスパリティエラー（8b/10b）または無効な同期ヘッダー（64b/66b）が発生。
  • 0x2 = テーブル内にない、または予期しない制御文字（8b/10b）またはデータ整合性（64b/66b）エラーが発生。
  • 0x3 = 予約済み
  • 0x4 = コードグループまたはブロックの同期が失われました。
  • 0x5 = フレーム整列（8b/10bのみ）または DI_FAULTis 1（64b/66b）が失われました。
  • 0x6 = マルチフレーム、マルチブロック、または拡張マルチブロックの整列が失われました。
  • 0x7 = 整列文字が予期しない場所（8b/10b）または（拡張）で見つかりました-マルチブロックパイロット信号が予期される場所（64b/66b）にありません

8.3.7.59 LANE_ERROR_1 レジスタ (オフセット = 0x161) [リセット = 0xXX]

LANE_ERROR_1 を表 8-130 に示します。

概略表に戻ります。

表 8-130 LANE_ERROR_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[1]W1CXレーン 1 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.60 LANE_ERROR_2 レジスタ (オフセット = 0x162) [リセット = 0xXX]

LANE_ERROR_2 を表 8-131 に示します。

概略表に戻ります。

表 8-131 LANE_ERROR_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[2]W1CXレーン 2 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.61 LANE_ERROR_3 レジスタ (オフセット = 0x163) [リセット = 0xXX]

LANE_ERROR_3 を表 8-132 に示します。

概略表に戻ります。

表 8-132 LANE_ERROR_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[3]W1CXレーン 3 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.62 LANE_ERROR_4 レジスタ (オフセット = 0x164) [リセット = 0xXX]

LANE_ERROR_4 を表 8-133 に示します。

概略表に戻ります。

表 8-133 LANE_ERROR_4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[4]W1CXレーン 4 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.63 LANE_ERROR_5 レジスタ (オフセット = 0x165) [リセット = 0xXX]

LANE_ERROR_5 を表 8-134 に示します。

概略表に戻ります。

表 8-134 LANE_ERROR_5 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[5]W1CXレーン 5 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.64 LANE_ERROR_6 レジスタ (オフセット = 0x166) [リセット = 0xXX]

LANE_ERROR_6 を表 8-135 に示します。

概略表に戻ります。

表 8-135 LANE_ERROR_6 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[6]W1CXレーン 6 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.65 LANE_ERROR_7 レジスタ (オフセット = 0x167) [リセット = 0xXX]

LANE_ERROR_7 を表 8-136 に示します。

概略表に戻ります。

表 8-136 LANE_ERROR_7 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[7]W1CXレーン 7 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.66 LANE_ERROR_8 レジスタ (オフセット = 0x168) [リセット = 0xXX]

LANE_ERROR_8 を表 8-137 に示します。

概略表に戻ります。

表 8-137 LANE_ERROR_8 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[8]W1CXレーン 8 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.67 LANE_ERROR_9 レジスタ (オフセット = 0x169) [リセット = 0xXX]

LANE_ERROR_9 を表 8-138 に示します。

概略表に戻ります。

表 8-138 LANE_ERROR_9 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[9]W1CXレーン 9 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.68 LANE_ERROR_10 レジスタ (オフセット = 0x16A) [リセット = 0xXX]

LANE_ERROR_10 を表 8-139 に示します。

概略表に戻ります。

表 8-139 LANE_ERROR_10 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[10]W1CXレーン 10 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.69 LANE_ERROR_11 レジスタ (オフセット = 0x16B) [リセット = 0xXX]

LANE_ERROR_11 を表 8-140 に示します。

概略表に戻ります。

表 8-140 LANE_ERROR_11 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[11]W1CXレーン 11 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.70 LANE_ERROR_12 レジスタ (オフセット = 0x16C) [リセット = 0xXX]

LANE_ERROR_12 を表 8-141 に示します。

概略表に戻ります。

表 8-141 LANE_ERROR_12 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[12]W1CXレーン 12 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.71 LANE_ERROR_13 レジスタ (オフセット = 0x16D) [リセット = 0xXX]

LANE_ERROR_13 を表 8-142 に示します。

概略表に戻ります。

表 8-142 LANE_ERROR_13 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[13]W1CXレーン 13 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.72 LANE_ERROR_14 レジスタ (オフセット = 0x16E) [リセット = 0xXX]

LANE_ERROR_14 を表 8-143 に示します。

概略表に戻ります。

表 8-143 LANE_ERROR_14 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[14]W1CXレーン 14 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.73 LANE_ERROR_15 レジスタ (オフセット = 0x16F) [リセット = 0xXX]

LANE_ERROR_15 を表 8-144 に示します。

概略表に戻ります。

表 8-144 LANE_ERROR_15 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LANE_ERROR[15]W1CXレーン 15 のさまざまなエラーを示すスティッキ-ビット。LANE_ERROR[0] の説明を参照

8.3.7.74 FIFO_STATUS_0 レジスタ (オフセット = 0x170) [リセット = 0xXX]

FIFO_STATUS_0 を表 8-145 に示します。

概略表に戻ります。

表 8-145 FIFO_STATUS_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みRX
5-0PDIFFRXこのレジスタは、論理レーン 0 のギアボックス FIFO 内の書き込みポインタと読み取りポインタの差を返します。

8.3.7.75 FIFO_STATUS_1 レジスタ (オフセット = 0x171) [リセット = 0xXX]

FIFO_STATUS_1 を表 8-146 に示します。

概略表に戻ります。

表 8-146 FIFO_STATUS_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[1]RXFIFO_STATUS[0] の説明を参照

8.3.7.76 FIFO_STATUS_2 レジスタ (オフセット = 0x172) [リセット = 0xXX]

FIFO_STATUS_2 を表 8-147 に示します。

概略表に戻ります。

表 8-147 FIFO_STATUS_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[2]RXFIFO_STATUS[0] の説明を参照

8.3.7.77 FIFO_STATUS_3 レジスタ (オフセット = 0x173) [リセット = 0xXX]

FIFO_STATUS_3 を表 8-148 に示します。

概略表に戻ります。

表 8-148 FIFO_STATUS_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[3]RXFIFO_STATUS[0] の説明を参照

8.3.7.78 FIFO_STATUS_4 レジスタ (オフセット = 0x174) [リセット = 0xXX]

FIFO_STATUS_4 を表 8-149 に示します。

概略表に戻ります。

表 8-149 FIFO_STATUS_4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[4]RXFIFO_STATUS[0] の説明を参照

8.3.7.79 FIFO_STATUS_5 レジスタ (オフセット = 0x175) [リセット = 0xXX]

FIFO_STATUS_5 を表 8-150 に示します。

概略表に戻ります。

表 8-150 FIFO_STATUS_5 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[5]RXFIFO_STATUS[0] の説明を参照

8.3.7.80 FIFO_STATUS_6 レジスタ (オフセット = 0x176) [リセット = 0xXX]

FIFO_STATUS_6 を表 8-151 に示します。

概略表に戻ります。

表 8-151 FIFO_STATUS_6 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[6]RXFIFO_STATUS[0] の説明を参照

8.3.7.81 FIFO_STATUS_7 レジスタ (オフセット = 0x177) [リセット = 0xXX]

FIFO_STATUS_7 を表 8-152 に示します。

概略表に戻ります。

表 8-152 FIFO_STATUS_7 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[7]RXFIFO_STATUS[0] の説明を参照

8.3.7.82 FIFO_STATUS_8 レジスタ (オフセット = 0x178) [リセット = 0xXX]

FIFO_STATUS_8 を表 8-153 に示します。

概略表に戻ります。

表 8-153 FIFO_STATUS_8 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[8]RXFIFO_STATUS[0] の説明を参照

8.3.7.83 FIFO_STATUS_9 レジスタ (オフセット = 0x179) [リセット = 0xXX]

FIFO_STATUS_9 を表 8-154 に示します。

概略表に戻ります。

表 8-154 FIFO_STATUS_9 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[9]RXFIFO_STATUS[0] の説明を参照

8.3.7.84 FIFO_STATUS_10 レジスタ (オフセット = 0x17A) [リセット = 0xXX]

FIFO_STATUS_10 を表 8-155 に示します。

概略表に戻ります。

表 8-155 FIFO_STATUS_10 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[10]RXFIFO_STATUS[0] の説明を参照

8.3.7.85 FIFO_STATUS_11 レジスタ (オフセット = 0x17B) [リセット = 0xXX]

FIFO_STATUS_11 を表 8-156 に示します。

概略表に戻ります。

表 8-156 FIFO_STATUS_11 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[11]RXFIFO_STATUS[0] の説明を参照

8.3.7.86 FIFO_STATUS_12 レジスタ (オフセット = 0x17C) [リセット = 0xXX]

FIFO_STATUS_12 を表 8-157 に示します。

概略表に戻ります。

表 8-157 FIFO_STATUS_12 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[12]RXFIFO_STATUS[0] の説明を参照

8.3.7.87 FIFO_STATUS_13 レジスタ (オフセット = 0x17D) [リセット = 0xXX]

FIFO_STATUS_13 を表 8-158 に示します。

概略表に戻ります。

表 8-158 FIFO_STATUS_13 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[13]RXFIFO_STATUS[0] の説明を参照

8.3.7.88 FIFO_STATUS_14 レジスタ (オフセット = 0x17E) [リセット = 0xXX]

FIFO_STATUS_14 を表 8-159 に示します。

概略表に戻ります。

表 8-159 FIFO_STATUS_14 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[14]RXFIFO_STATUS[0] の説明を参照

8.3.7.89 FIFO_STATUS_15 レジスタ (オフセット = 0x17F) [リセット = 0xXX]

FIFO_STATUS_15 を表 8-160 に示します。

概略表に戻ります。

表 8-160 FIFO_STATUS_15 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0FIFO_STATUS[15]RXFIFO_STATUS[0] の説明を参照

8.3.7.90 JCAP_ARM レジスタ（オフセット = 0x18A）[リセット = 0x00]

JCAP_ARM を 表 8-161 に示します。

概略表に戻ります。

表 8-161 JCAP_ARM レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0
0JCAP_ARMですR/W0x0このビットを 0 から 1 に遷移すると、キャプチャデバッグシステムが起動され、次の JCAP トリガーイベントでキャプチャできます。システムが作動するたびに、キャプチャが 1 回だけの実行されます。

8.3.7.91 JCAP_MODE レジスタ（オフセット = 0x18B）[リセット = 0x00]

JCAP_MODE を 表 8-162 に示します。

概略表に戻ります。

表 8-162 JCAP_MODE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0JCAP_MODER/W0x0デバッグキャプチャモードを選択します
0x0 = [JESD_JCAP_LINKIN] リンク層の入力をキャプチャします（ギアボックス出力）。JCAP_ARM がセットされた直後にトリガーします。SYS_EN より前に JCAP_ARM が設定されている場合、SYS_EN がセットされ、ギアボックスがリリースされたときにトリガーされます（異なるレーン用のギアボックスは異なるタイミングでリリースされる可能性があります）。
0x1 = [JESD_JCAP_LINKOUT] は、リンク層の出力をキャプチャします。JCAP_ARM がセットされた後の、次の MF/EMB の開始時にトリガーされます。JCAP_ARM が SYS_EN よりも前に設定されると、レーンの最初の MF/EMB でトリガーが発生します。（これにより、ILAS を 8b/10b モードでキャプチャできるようになります。）注：異なるレーンは、MF/EMB 境界でトリガーされることがあります（JCAP_ARMがセットされる前にリンクがアップした場合、64b/66b または 8b/10b に適用されます）。
0x2 = [JESD_JCAP_TRANS] は、トランスポート層の出力をキャプチャします。JCAP_ARM がセットされた直後にトリガーします。これは LINK_UP = 1 の場合にのみ使用できます。このモードでは、JCAP_OFFSET は無視されます。
0x3～0xF = 予約済み

8.3.7.92 JCAP_OFFSET レジスタ（オフセット = 0x18C）[リセット = 0x0000]

JCAP_OFFSET を 表 8-163 に示します。

概略表に戻ります。

表 8-163 JCAP_OFFSET レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0JCAP_OFFSETR/W0x0JCAP_MODE によって定義された JCAP トリガーイベントから、JCAP_OFFSET * 8 オクテットまで、キャプチャの開始を遅延させます。

8.3.7.93 JCAP_PAGE レジスタ（オフセット = 0x18E）[リセット = 0x00]

JCAP_PAGE を 表 8-164 に示します。

概略表に戻ります。

表 8-164 JCAP_PAGE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5予約済みR0x0
4-0JCAP_PAGER/W0x0JCAP または JCAP_STATUS を読み取るときに、キャプチャされたデータにアクセスするための論理ページを選択します。JCAP_MODE < 2 の場合、最初の 16 ページのみが有効で、論理レーンに対応します。JCAP_MODE=2 の場合、最初の32ページが有効であり、トランスポート層デバッグキャプチャに示すように、データをマッピングします。
すべてのレーンからステータスとデータにアクセスするために、必要に応じて JCAP_PAGE を記述することができます。

8.3.7.94 JCAP_STATUS レジスタ（オフセット = 0x18F）[リセット = 0x00]

JCAP_STATUS を 表 8-165 に示します。

概略表に戻ります。

表 8-165 JCAP_STATUS レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0
0JCAP_STATUSR/W0x0このビットが 1 を返すと、JCAP_PAGE で指定されたレーンがキャプチャを完了し、JCAP からデータを読み取ることができることを示します。このビットは、JCAP_ARM = 0、SYS_EN = 0、またはJESD_RST = 1 のときにリセットされます。JCAP_STATUS を読み取る前に、JCAP_PAGE をプログラムします。
注：JCAP_MODE < 2 の時、16 の JCAP_PAGE には一意の JCAP_STATUS が含まれます。JCAP_MODE=2 の時、JCAP_STATUS は JCAP_PAGE = 0 のときのみ定義されます。

8.3.7.95 JCAP レジスタ (オフセット = 0x190) [リセット = 0xXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX]

JCAP を表 8-166 に示します。

概略表に戻ります。

表 8-166 JCAP レジスタ フィールドの説明
ビットフィールドタイプリセット説明
127-0JCAPRX物理層またはリンク層データをキャプチャする場合、アドレス 0x0190 が最初にキャプチャされたバイト、0x019F が最後にキャプチャされたバイトです。各バイト内で、ビット 7 が最初にキャプチャされ、ビット0が最後にキャプチャされます。トランスポート層データをキャプチャする場合は、「トランスポート層デバッグキャプチャ」を参照してください。
JCAP を読み取る前に、JCAP_PAGEをプログラムします。JCAP_STATUS=1 の時、ここで返される値は定義されていません。

8.3.7.96 LEC_CTRL レジスタ（オフセット = 0x1A0）[リセット = 0x02]

LEC_CTRL を 表 8-167に示します。

概略表に戻ります。

表 8-167 LEC_CTRL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-2LEC_CNT_SELR/W0x0LEC_CNT でアクセス可能なレーンエラーカウンタを選択します。
  • 0x0 = BER カウンタ
  • 0x1 = FEC 訂正可能エラーカウンタ
  • 0x2 = FEC 訂正不可能エラーカウンタ
  • 0x3 = 予約済み
1FEC_EM_ENR/W0x1このビットがセットされると、JENC=1、SHMODE=2、FEC エラーカウンタは、FEC エラー付きのマルチブロックの数をカウントします。カウンタをクリアして再起動するには、FEC_EM_EN を 0 にプログラムしてから、1 に戻ります。
0BER_ENR/W0x0レシーバーパラメータを設定後、ユーザーは JTEST を PRBS モードにプログラムし、JESD インターフェイスが有効になっていることを確認し（DSP_MODEを参照）、SYS_EN を設定し、BER カウンタを有効にするために BER_EN をセットします（LEC_CNTn を参照）。カウンタをクリアして再起動するには、BER_EN を 0 にプログラムしてから、1 に戻ります。BER ロジックは、BER_EN の立ち上がりエッジの後、入力された PRBS データと自己同期します。

8.3.7.97 LEC_CNT_0 レジスタ (オフセット = 0x1B0) [リセット = 0xXX]

LEC_CNT_0 を表 8-168 に示します。

概略表に戻ります。

表 8-168 LEC_CNT_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[0]RXLEC_CNT_SEL で選択されたエラーカウンタによって、レーン 0 で検出されたエラーの数を返します。この値は255で飽和します。
BER カウンタの場合、レーン n のビットエラーレートは次のように演算できます。
BER = LEC_CNT[0]/ FBIT/TBER
ここで、TBER は BER_EN がセットされてから LEC_CNT[n] が読み出されるまでに経過した秒数です。TBER は、ホストシステムまたはクロックによって測定されます。
FEC カウンタの場合、レーン n のマルチブロックエラーレート（MER）は次のように演算できます。
MER = LEC_CNT[0]/（66 * 32 * FBIT）/ TMER
ここで、TMERはエラーカウンタが開始されてから LEC_CNT[0] が読み出されるまでに経過した秒数を示します。TMER は、ホストシステムまたはクロックによって測定されます。SYS_EN = 0、JESD_RST = 1、FEC_EM_EN = 0、または JTimer が満了すると、FEC エラーカウンタはリセットされます（JTIMERを参照）。
注：無効化されたレーン、および EXTRA_LANE によって有効化されるレーンのエラーカウンタは未定義です。
注：このレジスタを読み出す前に、（BER_EN か FEC_EM_EN のどちらかを使用して）カウンタを有効にした後で、1us 以上待機する必要があります。

8.3.7.98 LEC_CNT_1 レジスタ (オフセット = 0x1B1) [リセット = 0xXX]

LEC_CNT_1 を表 8-169 に示します。

概略表に戻ります。

表 8-169 LEC_CNT_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[1]RXLEC_CNT[0]の説明を参照

8.3.7.99 LEC_CNT_2 レジスタ (オフセット = 0x1B2) [リセット = 0xXX]

LEC_CNT_2 を表 8-170 に示します。

概略表に戻ります。

表 8-170 LEC_CNT_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[2]RXLEC_CNT[0]の説明を参照

8.3.7.100 LEC_CNT_3 レジスタ (オフセット = 0x1B3) [リセット = 0xXX]

LEC_CNT_3 を表 8-171 に示します。

概略表に戻ります。

表 8-171 LEC_CNT_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[3]RXLEC_CNT[0]の説明を参照

8.3.7.101 LEC_CNT_4 レジスタ (オフセット = 0x1B4) [リセット = 0xXX]

LEC_CNT_4 を表 8-172 に示します。

概略表に戻ります。

表 8-172 LEC_CNT_4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[4]RXLEC_CNT[0]の説明を参照

8.3.7.102 LEC_CNT_5 レジスタ (オフセット = 0x1B5) [リセット = 0xXX]

LEC_CNT_5 を表 8-173 に示します。

概略表に戻ります。

表 8-173 LEC_CNT_5 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[5]RXLEC_CNT[0]の説明を参照

8.3.7.103 LEC_CNT_6 レジスタ (オフセット = 0x1B6) [リセット = 0xXX]

LEC_CNT_6 を表 8-174 に示します。

概略表に戻ります。

表 8-174 LEC_CNT_6 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[6]RXLEC_CNT[0]の説明を参照

8.3.7.104 LEC_CNT_7 レジスタ (オフセット = 0x1B7) [リセット = 0xXX]

LEC_CNT_7 を表 8-175 に示します。

概略表に戻ります。

表 8-175 LEC_CNT_7 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[7]RXLEC_CNT[0]の説明を参照

8.3.7.105 LEC_CNT_8 レジスタ (オフセット = 0x1B8) [リセット = 0xXX]

LEC_CNT_8 を表 8-176 に示します。

概略表に戻ります。

表 8-176 LEC_CNT_8 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[8]RXLEC_CNT[0]の説明を参照

8.3.7.106 LEC_CNT_9 レジスタ (オフセット = 0x1B9) [リセット = 0xXX]

LEC_CNT_9 を表 8-177 に示します。

概略表に戻ります。

表 8-177 LEC_CNT_9 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[9]RXLEC_CNT[0]の説明を参照

8.3.7.107 LEC_CNT_10 レジスタ (オフセット = 0x1BA) [リセット = 0xXX]

LEC_CNT_10 を表 8-178 に示します。

概略表に戻ります。

表 8-178 LEC_CNT_10 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[10]RXLEC_CNT[0]の説明を参照

8.3.7.108 LEC_CNT_11 レジスタ (オフセット = 0x1BB) [リセット = 0xXX]

LEC_CNT_11 を表 8-179 に示します。

概略表に戻ります。

表 8-179 LEC_CNT_11 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[11]RXLEC_CNT[0]の説明を参照

8.3.7.109 LEC_CNT_12 レジスタ (オフセット = 0x1BC) [リセット = 0xXX]

LEC_CNT_12 を表 8-180 に示します。

概略表に戻ります。

表 8-180 LEC_CNT_12 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[12]RXLEC_CNT[0]の説明を参照

8.3.7.110 LEC_CNT_13 レジスタ (オフセット = 0x1BD) [リセット = 0xXX]

LEC_CNT_13 を表 8-181 に示します。

概略表に戻ります。

表 8-181 LEC_CNT_13 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[13]RXLEC_CNT[0]の説明を参照

8.3.7.111 LEC_CNT_14 レジスタ (オフセット = 0x1BE) [リセット = 0xXX]

LEC_CNT_14 を表 8-182 に示します。

概略表に戻ります。

表 8-182 LEC_CNT_14 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[14]RXLEC_CNT[0]の説明を参照

8.3.7.112 LEC_CNT_15 レジスタ (オフセット = 0x1BF) [リセット = 0xXX]

LEC_CNT_15 を表 8-183 に示します。

概略表に戻ります。

表 8-183 LEC_CNT_15 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0LEC_CNT[15]RXLEC_CNT[0]の説明を参照