JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.3 トリガ レジスタ

表 8-24 に、トリガ レジスタのメモリ マップト レジスタを示します。表 8-24 にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 8-24 トリガ レジスタ
オフセット略称レジスタ名セクション
0x40TRIGC_DIVセクション 8.3.3.1
0x41TRIGC_OUT_ENセクション 8.3.3.2
0x42TRIG_TYPEセクション 8.3.3.3
0x44TRIG_SPIセクション 8.3.3.4
0x45TRIG_SELセクション 8.3.3.5
0x4FDSP_TRIG_DETセクション 8.3.3.6
0x50FRS_Rセクション 8.3.3.7

表の小さなセルに収まるように、複雑なビット アクセス タイプを記号で表記しています。表 8-25 に、このセクションでアクセス タイプに使用しているコードを示します。

表 8-25 トリガ アクセス タイプ コード
アクセス タイプ表記説明
読み取りタイプ
RR読み出し
R-0R
-0		読み出し
0 を返す
書き込みタイプ
WW書き込み
W1CW
1C		書き込み
1 でクリア
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

8.3.3.1 TRIGC_DIV レジスタ (オフセット = 0x40) [リセット = 0x7F]

表 8-26 に、TRIGC_DIV を示します。

概略表に戻ります。

表 8-26 TRIGC_DIV レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0x0
6-0TRIGC_DIVR/W0x7FFTRIGCLK = FDACCLK / 32 / (TRIGC_DIV+1)
注：トリガ クロック周波数を 200MHz 未満に維持するように TRIGC_DIV を設定する必要があります。

8.3.3.2 TRIGC_OUT_EN レジスタ (オフセット = 0x41) [リセット = 0x00]

表 8-27 に、TRIGC_OUT_EN を示します。

概略表に戻ります。

表 8-27 TRIGC_OUT_EN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0
0TRIGC_OUT_ENR/W0x0SYS_EN = 1 のとき、トリガ クロックは TRIGCLK 出力で駆動されます。
注：TRIGCLK を動作させるには、少なくとも 1 つの TRIG_TYPEn が 4 である必要があります。
注：FR_EN=1 のとき、TRIGC_OUT_EN は無視され、0 として扱われます。

8.3.3.3 TRIG_TYPE レジスタ (オフセット = 0x42) [リセット = 0x0000]

表 8-28 に、TRIG_TYPE を示します。

概略表に戻ります。

表 8-28 TRIG_TYPE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15予約済みR0x0
14-12TRIG_TYPE3R/W0x0TRIG_TYPEn は、DSPn に使用するトリガのタイプを選択します。各 DSP チャネルには固有のトリガ タイプを割り当てることができます。DSP がトリガされたときに発生する動作の詳細については、『DSP トリガ』を参照してください。一部のトリガ タイプでは、ユーザーが DSPn のトリガ インデックスを選択するために、TRIG_SELn をプログラムする必要があります。
注：JESD204C の LSB ビットは、たとえトリガとして使用されている場合でも、DUC 入力 (または DDS ストリーミング機能) に渡されます。これは、DUC 入力に及ぼす影響は無視できる程度です。DDS ストリーミングを使用する場合、TRIG_TYPEn=3 のときは STREAM_MODEn=1 のみがサポートされます。注：このレジスタは、SYS_EN=0 のときのみ変更できます。
  • 0x0 = TRIG_SPI[TRIG_SELn] の SPI 即時 - A が、DSPn 動作を直ちにトリガします。
  • 0x1 = TRIG_SPI[TRIG_SELn] の SYSREF ワンショット A 立ち上がりエッジが、次の SYSREF 立ち上がりエッジで DSPn 動作をトリガします。
  • 0x2 = TRIG_SPI[TRIG_SELn] の間の SYSREF 連続が High の場合、SYSREF のすべての立ち上がりエッジが DSPn 動作をトリガします。
  • 0x3 = TRIG_SPI[TRIG_SELn] の間の JESD204C LSB がHigh の場合、ストリーム 0 の JESD204C サンプルの LSB が DSPn 動作をトリガします。トリガ イベントを開始するには、LSB が 4 回連続したサンプルの間 Low になってから、4 回連続したサンプルの間に High になる必要があります。この設定は、DDS0 について DDS 振幅ストリーミングが無効化されている場合にのみ、DDS ストリーム モードと互換性があります (『DSP_MODE』および『AMP_STREAM』を参照)。
  • 0x4 = TRIG[TRIG_SELn] の立ち上がりエッジが DSPn 動作をトリガします。FR_EN が 1 に設定されている場合は使用できません。
  • 0x5 = FRS が設定されている場合、FRCS_n の立ち上がりエッジが DSPn をトリガします。
  • 0x6 = FRS が設定されている場合、frcs_n の立ち上がりエッジに続く trig_c の立ち上がりエッジ (ワンショット) が DSPn をトリガします。
  • 0x7 = 予約済み
11予約済みR0x0
10-8TRIG_TYPE2R/W0x0TRIG_TYPE3 の説明参照
7予約済みR0x0
6-4TRIG_TYPE1R/W0x0TRIG_TYPE3 の説明参照
3予約済みR0x0
2-0TRIG_TYPE0R/W0x0TRIG_TYPE3 の説明参照

8.3.3.4 TRIG_SPI レジスタ (オフセット = 0x44) [リセット = 0x00]

表 8-29 に、TRIG_SPI を示します。

概略表に戻ります。

表 8-29 TRIG_SPI レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0TRIG_SPIR/W0x0これらのビットは、DSP チャネルのトリガ ソースをトリガまたは有効化するために使用されます。TRIG_TYPEn レジスタによって、TRIG_SPI の使用方法が決まります。TRIG_SPI[TRIG_SELn] は DSPn に影響します。『DSP トリガ』を参照してください。
注：これらのレジスタ ビットは、TRIG_TYPE の設定に応じてエッジまたはレベルの影響を受けやすくます。

8.3.3.5 TRIG_SEL レジスタ (オフセット = 0x45) [リセット = 0x00]

表 8-30 に、TRIG_SEL を示します。

概略表に戻ります。

表 8-30 TRIG_SEL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6TRIG_SEL3R/W0x0どの TRIG_SPI ビット、またはどの外部トリガ (TRIG) が DSP チャネル 3 に結合されているかを決定します。
5-4TRIG_SEL2R/W0x0どの TRIG_SPI ビット、またはどの外部トリガ (TRIG) が DSP チャネル 2 に結合されているかを決定します。
3-2TRIG_SEL1R/W0x0どの TRIG_SPI ビット、またはどの外部トリガ (TRIG) が DSP チャネル 1 に結合されているかを決定します。
1-0TRIG_SEL0R/W0x0どの TRIG_SPI ビット、またはどの外部トリガ (TRIG) が DSP チャネル 0 に結合されているかを決定します。

8.3.3.6 DSP_TRIG_DET レジスタ (オフセット = 0x4F) [リセット = 0x00]

表 8-31 に、DSP_TRIG_DET を示します。

概略表に戻ります。

表 8-31 DSP_TRIG_DET レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0予約済み
0DSP_TRIG_DETR/W1C0x0このビットは、1 つ以上の DSP がトリガ イベントを受信すると、常に設定されます。W1C (1 を書き込むことでビットをクリア) でクリアされます。

8.3.3.7 FRS_R レジスタ (オフセット = 0x50) [リセット = 0xXX]

表 8-32 に、FRS_R を示します。

概略表に戻ります。

表 8-32 FRS_R レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みRX予約済み
0FRS_RRXこれにより、最後の FRI トランザクションでの FRS の値の読み戻しが行われます