JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.18 DDS_Vector_Mode レジスタ

表 8-313 に、DDS_Vector_Mode レジスタのメモリ マップト レジスタを示します。表 8-313 にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 8-313 DDS_VECTOR_MODE レジスタ
オフセット略称レジスタ名セクション
0x800DDS_BURST_0セクション 8.3.18.1
0x802DDS_BURST_1セクション 8.3.18.2
0x804DDS_BURST_2セクション 8.3.18.3
0x806DDS_BURST_3セクション 8.3.18.4
0x808DDS_IMODEセクション 8.3.18.5
0x809DDS_SYMセクション 8.3.18.6
0x80ADDS_HOLDセクション 8.3.18.7
0x80BDDS_IDLEセクション 8.3.18.8
0x80CDDS_INDEX0セクション 8.3.18.9
0x80DDDS_INDEX1セクション 8.3.18.10
0x80EDDS_INDEX2セクション 8.3.18.11
0x80FDDS_INDEX3セクション 8.3.18.12
0x810DDS_AMP2セクション 8.3.18.13
0xB20DDS_VEC_nセクション 8.3.18.14

表の小さなセルに収まるように、複雑なビット アクセス タイプを記号で表記しています。表 8-314 に、このセクションでアクセス タイプに使用しているコードを示します。

表 8-314 DDS_Vector_Mode アクセス タイプ コード
アクセス タイプ表記説明
読み取りタイプ
RR読み出し
R-0R
-0		読み出し
0 を返す
書き込みタイプ
WW書き込み
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

8.3.18.1 DDS_BURST_0 レジスタ (オフセット = 0x800) [リセット = 0x0000]

DDS_BURST_0 を表 8-315 に示します。

概略表に戻ります。

表 8-315 DDS_BURST_0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0DDS_BURST[0]R/W0x0DDS チャネル n のトリガ バースト制御。DDS ベクトル モードでは、DDS_BURST は、トリガ イベントを受信したときに DDS チャネルがトリガされる追加回数を定義します (『トリガー バースト』を参照)。追加のトリガはキューに入れられ、DDS は DDS_BURST+1 トリガを受信したように動作します。DDS_BURST の有効範囲は 0 ～ 65535 です。
DDS が有効 (SYS_EN = 1) の間にユーザーは DDS_BURST を変更できますが、SPI トランザクションの間またはトランザクションの完了後 50ns にわたって、トリガ イベントが発生しないことを確認する必要があります。

8.3.18.2 DDS_BURST_1 レジスタ (オフセット = 0x802) [リセット = 0x0000]

DDS_BURST_1 を表 8-316 に示します。

概略表に戻ります。

表 8-316 DDS_BURST_1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0DDS_BURST[1]R/W0x0DDS_BURST[0] の説明を参照

8.3.18.3 DDS_BURST_2 レジスタ (オフセット = 0x804) [リセット = 0x0000]

DDS_BURST_2 を表 8-317 に示します。

概略表に戻ります。

表 8-317 DDS_BURST_2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0DDS_BURST[2]R/W0x0DDS_BURST[0] の説明を参照

8.3.18.4 DDS_BURST_3 レジスタ (オフセット = 0x806) [リセット = 0x0000]

DDS_BURST_3 を表 8-318 に示します。

概略表に戻ります。

表 8-318 DDS_BURST_3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
15-0DDS_BURST[3]R/W0x0DDS_BURST[0] の説明を参照

8.3.18.5 DDS_IMODE レジスタ (オフセット = 0x808) [リセット = 0x00]

表 8-319 に、DDS_IMODE を示します。

概略表に戻ります。

表 8-319 DDS_IMODE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0
0DDS_IMODER/W0x0
  • 0x0 = インデックス作成モード ディスエーブル。最大 4 つの DDS チャネルを有効にできます。DDS は、各ベクトルの VTRIG_MODE フィールドに従ってトリガを待機します。
  • 0x1 = インデックス作成モード イネーブル。DDS チャネル 0 のみを有効化でき、すべてのベクトル メモリが割り当てられます。TRIG[4：1] 入力は、オンデマンドで特定のベクトルにジャンプできます。詳細については、「インデックス作成モード」セクションを参照してください。

8.3.18.6 DDS_SYM レジスタ (オフセット = 0x809) [リセット = 0x00]

表 8-320 に、DDS_SYM を示します。

概略表に戻ります。

表 8-320 DDS_SYM レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0DDS_SYMR/W0x0DDS_SYM[n] は、DDS チャネル n の対称モードを有効化します。『ベクトル次数と対称モード』を参照してください。

8.3.18.7 DDS_HOLD レジスタ (オフセット = 0x80A) [リセット = 0x00]

表 8-321 に、DDS_HOLD を示します。

概略表に戻ります。

表 8-321 DDS_HOLD レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0DDS_HOLDR/W0x0DDS_HOLD[n] は、DDS チャネル n のホールド モードを有効化します。『ホールド モード』を参照してください。

8.3.18.8 DDS_IDLE レジスタ (オフセット = 0x80B) [リセット = 0xXX]

表 8-322 に、DDS_IDLE を示します。

概略表に戻ります。

表 8-322 DDS_IDLE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みRX
3-0DDS_IDLERXDDS_IDLE[n] DDS チャネル n が現在アイドル状態 (トリガ待ち) の場合は 1 を返し、それ以外の場合は 0 を返します。

8.3.18.9 DDS_INDEX0 レジスタ (オフセット = 0x80C) [リセット = 0xXX]

DDS_INDEX0 を表 8-323 に示します。

概略表に戻ります。

表 8-323 DDS_INDEX0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みRX
3-0DDS_INDEX0RXDDS_Index0 は、DDS チャネル n が現在実行中である (またはトリガの実行を待機中である) ベクトルのインデックスを返します。

8.3.18.10 DDS_INDEX1 レジスタ (オフセット = 0x80D) [リセット = 0xXX]

DDS_INDEX1 を表 8-324 に示します。

概略表に戻ります。

表 8-324 DDS_INDEX1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みRX
3-0DDS_INDEX1RXDDS_INDEX0 を参照してください。

8.3.18.11 DDS_INDEX2 レジスタ (オフセット = 0x80E) [リセット = 0xXX]

DDS_INDEX2 を表 8-325 に示します。

概略表に戻ります。

表 8-325 DDS_INDEX2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みRX
3-0DDS_INDEX2RXDDS_INDEX0 を参照してください。

8.3.18.12 DDS_INDEX3 レジスタ (オフセット = 0x80F) [リセット = 0xXX]

DDS_INDEX3 を表 8-326 に示します。

概略表に戻ります。

表 8-326 DDS_INDEX3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みRX
3-0DDS_INDEX3RXDDS_INDEX0 を参照してください。

8.3.18.13 DDS_AMP2 レジスタ (オフセット = 0x810) [リセット = 0x00]

DDS_AMP2 を表 8-327 に示します。

概略表に戻ります。

表 8-327 DDS_AMP2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0DDS_AMP2R/W0x0DDS_AMP2[n] は、DDS チャネル n の 2 次振幅制御を可能にします。これにより、ベクトル モードでスムーズで正確な振幅曲線を合成できます。
注：このレジスタは、SYS_EN=0 のときのみ変更できます。

8.3.18.14 DDS_VEC_n レジスタ (オフセット = 0xB20) [リセット = 0xXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX]

表 8-328 に、DDS_VEC_n を示します。

概略表に戻ります。

表 8-328 DDS_VEC_n レジスタのフィールドの説明
ビットフィールドタイプリセット説明
167-120FREQ_STARTR/WX各ベクトルは 21 バイト (168 ビット) で、ベクトル n のアドレスの冒頭は 0x0B10 + 21*n (21 は 10 の基底値) です。すべての 384 ベクトルは 8064 バイトを占有します。
ベクトルは、有効になっている DDS チャネルの数に応じて DDS チャネルに割り当てられます。詳細については、「DDS ベクトル モード」セクションを参照してください。
注：DDS が有効の間、SPI 経由でベクトルを更新できますが、制限が適用されます。『DDS が有効な間のベクトルの書き込み』を参照してください。
周波数アキュームレータの初期値 (48 ビット)。
注：FREQ_START の下位 16 ビットは、2 次振幅制御 (AMP_STEP2、16 ビット、符号付き) 用に転用できます。
119-88FREQ_STEPR/WX周波数ステップ (32 ビット)
87-72AMP_STARTR/WX振幅アキュームレータの初期値 (16 ビット、符号付き)
71-56AMP_STEPR/WX振幅ステップ (16 ビット、符号付き)
55-40PHASE_STARTR/WX位相アキュームレータの初期値 (16 ビット)
39-8NUM_SAMP_M32R/WXサンプルのベクトル長から 32 (32 ビット) を引いた長さ。NUM_SAMP_M32 は 8 の倍数である必要があります (最小サンプル数は 32)。下位 3 ビットは常に 0 を返します。
7-3STEP_EXPR/WX周波数ステップ値と振幅ステップ値に適用される指数を定義します。有効範囲は 3 ～ 31 (DDS_AMP2[n]=1 の場合は 3 ～ 15) です。
2予約済みR0x0
1LAST_VECR/WX
  • 0x0 = このベクトルを再生した後、次のベクトルに続行します。
  • 0x1 = このベクトルを再生した後、ベクトル ブロックの開始に戻ります (またはインデックス作成モードで VINDEX に戻る)。
0VTRIG_MODER/WX
  • 0x0 = 自動トリガ (ベクトルは自動的に開始および終了する)
  • 0x1 = 手動トリガ (トリガが発生するまで DDS はストールする可能性がある)