JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

8.3.2 システム レジスタ

表 8-10 に、ステータス レジスタのメモリ マップト レジスタを示します。表 8-10 にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 8-10 SYSTEM レジスタ
オフセット略称レジスタ名セクション
0x20SYS_ENセクション 8.3.2.1
0x21FR_ENセクション 8.3.2.2
0x22PWR_RAMPセクション 8.3.2.3
0x23PWR_IDLEセクション 8.3.2.4
0x24CMOS_BOOSTセクション 8.3.2.5
0x25TX_EN_SELセクション 8.3.2.6
0x26TX_ENセクション 8.3.2.7
0x27TX_PIN_FUNCセクション 8.3.2.8
0x28SYNCB_PIN_FUNCセクション 8.3.2.9
0x2AAPP_SLEEP0セクション 8.3.2.10
0x2BAPP_SLEEP1セクション 8.3.2.11
0x2CAPP_SLEEP0_ENセクション 8.3.2.12

表の小さなセルに収まるように、複雑なビット アクセス タイプを記号で表記しています。表 8-11 に、このセクションでアクセス タイプに使用しているコードを示します。

表 8-11 システム アクセス タイプ コード
アクセス タイプ表記説明
読み取りタイプ
RR読み出し
R-0R
-0		読み出し
0 を返す
書き込みタイプ
WW書き込み
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

8.3.2.1 SYS_EN レジスタ (オフセット = 0x20) [リセット = 0x00]

表 8-12 に、SYS_EN を示します。

概略表に戻ります。

表 8-12 SYS_EN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0
0SYS_ENR/W0x0SYS_EN=0 のとき、DAC クロックで動作するすべての回路 (ヒューズ コントローラを除く) がリセット状態に保持されます。消費電力節約のため、クロックはゲート オフにされます。LMFC/LEMC カウンタもリセット状態に保持されるため、SYSREF は LMFC/LEMC と整合しません。
注：このレジスタは、FUSE_DONE=1 の場合にのみ 0 から 1 に変化する必要があります。
注：CPLL_EN=1 の場合、CPLL_LOCKED=1 になるまで、このビットを設定しないでください。
  • 0x0 = システム動作を無効化
  • 0x1 = システム動作を有効化

8.3.2.2 FR_EN レジスタ (オフセット = 0x21) [リセット = 0x00]

表 8-13 に、FR_EN を示します。

概略表に戻ります。

表 8-13 FR_EN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0
0FR_ENR/W0x0FRI は TRIG ピンを利用して、DSP をトリガすることはできません。ユーザーは、TX_PIN_FUNC または SYNCB_PIN_FUNC を使って、他のピンをトリガ入力として割り当てることができます。
注：TRIGCLK 入力は静的である必要があり、FR_EN の変更前と変更後に、TRIG[4] は 30ns にわたって High になっている必要があります。
注：このレジスタは、FRI インターフェイスがアイドル状態のときにのみ変更する必要があります。
  • 0x0 = FRI を無効化。PFIR および NCO パラメータは、SPI によって制御されます。
  • 0x1 = FRI は有効です。PFIR および NCO パラメータは、FRI によって制御されます。

8.3.2.3 PWR_RAMP レジスタ (オフセット = 0x22) [リセット = 0x00]

表 8-14 に、PWR_RAMP を示します。

概略表に戻ります。

表 8-14 PWR_RAMP レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-2予約済みR0x0
1-0PWR_RAMPR/W0x0このレジスタは、デジタル部品が有効化されたときに、設計の電力を上昇させる方法を制御します。大きな突入電流を避けるため、このレジスタを使用します。設定が高いほど、突入電流が減少します。設計では、次のいずれかの動作の結果として電力が増加します。
1) SYS_EN=1 を設定する
2) MODE をより高い電力状態に調整する
3) ピンを使用して、APP スリープ モードを終了する (『TX_PIN_FUNC / SYNCB_PIN_FUNC』を参照)
4) APP_SLEEP0/1 機能を使用して、部品をスリープ モードから解除する。
すべての電源ゾーンを波形化する最大時間：
0：4376 DACCLK サイクル
1：20256 DACCLK サイクル
2：252576 DACCLK サイクル
3：3969696 DACCLK サイクル

8.3.2.4 PWR_IDLE レジスタ (オフセット = 0x23) [リセット = 0x0X]

表 8-15 に、PWR_IDLE を示します。

概略表に戻ります。

表 8-15 PWR_IDLE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0
0PWR_IDLERXこれは、電源コントローラがアイドル状態 (電源ゾーンがオンまたはオフの処理中でない場合) のときに 1 を返します。このビットは ALARM ピンに駆動することもできます。『ALARM_TSEL』を参照してください。

8.3.2.5 CMOS_BOOST レジスタ (オフセット = 0x24) [リセット = 0x00]

表 8-16 に、CMOS_BOOST を示します。

概略表に戻ります。

表 8-16 CMOS_BOOST レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-2予約済みR0x0
1TRIGC_BOOSTR/W0x0TRIGCLK 出力の昇圧機能を有効化します。TRIGCLK が出力ピンとして構成されている場合にのみ有効です。
0SDO_BOOSTR/W0x0SDO 出力の昇圧機能を有効化します。

8.3.2.6 TX_EN_SEL レジスタ (オフセット = 0x25) [リセット = 0x00]

表 8-17 に、TX_EN_SEL を示します。

概略表に戻ります。

表 8-17 TX_EN_SEL レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3IDLE_STATICR/W0x0送信が無効のときに DAC が使用する方法を選択します (txenable または TX_EN 経由)。
  • 0x0 = DEM とディザー後に、経年劣化耐性のある静的出力を使用して、送信は無効になります。一部の構成および周波数では、静的な中間スケール コードで通常発生するものよりも DAC 出力に多くのノイズが発生します。しかし、このモードでは、送信イネーブルから DAC 出力までのレイテンシが最小限になります。
  • 0x1 = 出力ノイズを最小限に抑えるため、入力を DEM および DITHER にミュートすることで、送信は無効になります。これにより、送信イネーブルから DAC 出力までのレイテンシが増加します (『送信イネーブル A/C 仕様』を参照)。
2-0予約済みR0x0

8.3.2.7 TX_EN レジスタ (オフセット = 0x26) [リセット = 0x00]

表 8-18 に、TX_EN を示します。

概略表に戻ります。

表 8-18 TX_EN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-2予約済みR0x0
1TX_EN1R/W0x0Low の場合、DACB は IDLE_STATIC に従ってミュートされます。
0TX_EN0R/W0x0Low の場合、DACA は IDLE_STATIC に従ってミュートされます。

8.3.2.8 TX_PIN_FUNC レジスタ (オフセット = 0x27) [リセット = 0x00]

表 8-19 に、TX_PIN_FUNC を示します。

概略表に戻ります。

表 8-19 TX_PIN_FUNC レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4TX_PIN_FUNC1R/W0x0TXENABLE[1] ピンの機能を定義します。これらの動作は、ピンが low のときに適用されます。
注：これらの設定は TRIG_TYPEx=4 で使用できます。これらはトリガ システムを駆動するための代替ピンを提供しますが、FRI インターフェイスには影響しません (FRI インターフェイスは常に物理トリガ ピンを使用します)。複数のピンが同じ TRIG[x] ピンの代替入力として構成されている場合、動作は未定義です。
注：このレジスタは、SYS_EN=0 のときのみ変更できます。
  • 0x0 = ピンは無視されます (デフォルト)
  • 0x1 = IDLE_STATIC 値に従って DACA をミュートします。ピンはアクティブ low です。
  • 0x2 = IDLE_STATIC 値に従って DACB をミュートします。ピンはアクティブ low です。
  • 0x3 = IDLE_STATIC 値に従って DACA と DACB をミュートします。ピンはアクティブ low です。
  • 0x4 = APP_SLEEP を形成するアプリケーション層全体をスリープ状態にします。ピンはアクティブ low です。
  • 0x5 = APP_SLEEP0 を形成するアプリケーション層全体をスリープ状態にします。ピンはアクティブ low です。
  • 0x6 = APP_SLEEP1 を形成するアプリケーション層全体をスリープ状態にします。ピンはアクティブ low です。
  • 0x7 = ピンは DAC_SRC_ALT0 バインディングを適用します。アクティブ Low。
  • 0x8 = DAC_SRC_ALT1 バインディングを適用します。ピンはアクティブ low です。
  • 0x9 = DAC_SRC_ALT0 および DAC_SRC_ALT1 バインディングを適用します。ピンはアクティブ low です。
  • 0xA = TRIG[0] の代替入力。TRIG_TYPEx を 4 に設定して使用できます。
  • 0xB = TRIG[1] の代替入力。TRIG_TYPEx を 4 に設定して使用できます。
  • 0xC = TRIG[2] の代替入力。TRIG_TYPEx を 4 に設定して使用できます。
  • 0xD = 予約済み
  • 0xE = 範囲外イベントをマスクします。ピンはアクティブ low です。
  • 0xF = 予約済み
3-0TX_PIN_FUNC0R/W0x0TXENABLE[0] ピンの機能を定義します。これらの動作は、ピンが low のときに適用されます。
注：これらの設定は TRIG_TYPEx=4 で使用できます。これらはトリガ システムを駆動するための代替ピンを提供しますが、FRI インターフェイスには影響しません (FRI インターフェイスは常に物理トリガ ピンを使用します)。複数のピンが同じ TRIG[x] ピンの代替入力として構成されている場合、動作は未定義です。
注：このレジスタは、SYS_EN=0 のときのみ変更できます。
  • 0x0 = ピンは無視されます (デフォルト)
  • 0x1 = IDLE_STATIC 値に従って DACA をミュートします。ピンはアクティブ low です。
  • 0x2 = IDLE_STATIC 値に従って DACB をミュートします。ピンはアクティブ low です。
  • 0x3 = IDLE_STATIC 値に従って DACA と DACB をミュートします。ピンはアクティブ low です。
  • 0x4 = APP_SLEEP を形成するアプリケーション層全体をスリープ状態にします。ピンはアクティブ low です。
  • 0x5 = APP_SLEEP0 を形成するアプリケーション層全体をスリープ状態にします。ピンはアクティブ low です。
  • 0x6 = APP_SLEEP1 を形成するアプリケーション層全体をスリープ状態にします。ピンはアクティブ low です。
  • 0x7 = DAC_SRC_ALT0 バインディングを適用します。ピンはアクティブ low です。
  • 0x8 = DAC_SRC_ALT1 バインディングを適用します。ピンはアクティブ low です。
  • 0x9 = DAC_SRC_ALT0 および DAC_SRC_ALT1 バインディングを適用します。ピンはアクティブ low です。
  • 0xA = TRIG[0] の代替入力。TRIG_TYPEx を 4 に設定して使用できます。
  • 0xB = TRIG[1] の代替入力。TRIG_TYPEx を 4 に設定して使用できます。
  • 0xC = TRIG[2] の代替入力。TRIG_TYPEx を 4 に設定して使用できます。
  • 0xD = 予約済み
  • 0xE = 範囲外イベントをマスクします。ピンはアクティブ low です。
  • 0xF = 予約済み

8.3.2.9 SYNCB_PIN_FUNC レジスタ (オフセット = 0x28) [リセット = 0x00]

表 8-20 に、SYNCB_PIN_FUNC を示します。

概略表に戻ります。

表 8-20 SYNCB_PIN_FUNC レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0x0
3-0SYNCB_PIN_FUNCR/W0x0JENC=1 (64b/66b) のとき、SYNCB ピンの機能を定義します。JENC=0 (8b/10b) のとき、このレジスタは無効です (SYNCB は JESD インターフェイスで使用されます)。
これらの動作は、ピンが low のときに適用されます。注：これらの設定は TRIG_TYPEx=4 で使用できます。
これらはトリガ システムを駆動するための代替ピンを提供しますが、FRI インターフェイスには影響しません (FRI インターフェイスは常に物理トリガ ピンを使用します)。複数のピンが同じ TRIG[x] ピンの代替入力として構成されている場合、動作は未定義です。
JESD インターフェイスを使用しない場合、すべての DSP は DDS モードになり、JESD_M=0 になります。しかし、SYNCB ピンを入力信号として使用できるようにするには、JENC=1 を設定する必要があります。
注：このレジスタは、SYS_EN=0 のときのみ変更できます。
  • 0x0 = ピンは無視されます (デフォルト)
  • 0x1 = IDLE_STATIC 値に従って DACA をミュートします。ピンはアクティブ low です。
  • 0x2 = IDLE_STATIC 値に従って DACB をミュートします。ピンはアクティブ low です。
  • 0x3 = IDLE_STATIC 値に従って DACA と DACB をミュートします。ピンはアクティブ low です。
  • 0x4 = APP_SLEEP を形成するアプリケーション層全体をスリープ状態にします。ピンはアクティブ low です。
  • 0x5 = APP_SLEEP0 を形成するアプリケーション層全体をスリープ状態にします。ピンはアクティブ low です。
  • 0x6 = APP_SLEEP1 を形成するアプリケーション層全体をスリープ状態にします。ピンはアクティブ low です。
  • 0x7 = DAC_SRC_ALT0 バインディングを適用します。ピンはアクティブ low です。
  • 0x8 = DAC_SRC_ALT1 バインディングを適用します。ピンはアクティブ low です。
  • 0x9 = DAC_SRC_ALT0 および DAC_SRC_ALT1 バインディングを適用します。ピンはアクティブ low です。
  • 0xA = TRIG[0] の代替入力。TRIG_TYPEx を 4 に設定して使用できます。
  • 0xB = TRIG[1] の代替入力。TRIG_TYPEx を 4 に設定して使用できます。
  • 0xC = TRIG[2] の代替入力。TRIG_TYPEx を 4 に設定して使用できます。
  • 0xD = 予約済み
  • 0xE = 範囲外イベントをマスクします。ピンはアクティブ low です。
  • 0xF = 予約済み

8.3.2.10 APP_SLEEP0 レジスタ (オフセット = 0x2A) [リセット = 0x00]

APP_SLEEP0 を表 8-21 に示します。

概略表に戻ります。

表 8-21 APP_SLEEP0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5DACB_SLEEP0R/W0x0これらのビットは、ピンまたはレジスタが APP_SLEEP0 機能を有効化したときに、どの部品をスリープ状態にするかを制御します (『TX_PIN_FUNC』、『SYNCB_PIN_FUNC』、『APP_SLEEP0_EN』を参照)。
注：APP_SLEEP0/APP_SLEEP1 機能が無効になると、電源の電圧低下を防止するため、部品は徐々に再度有効になります。
注：MODE レジスタが 1 以上の場合、アプリケーション層全体がスリープ状態になるため、このレジスタは効果がありません。
注：PFIR が DSP 入力のサンプルを生成しているとき、DSP チャネルがスリープ状態の場合、PFIR チャネルはスリープ状態になります。
注：PFIR がエンコーダのサンプルを生成しているとき、エンコーダがスリープ状態の場合、PFIR チャネルはスリープ状態になります。
注：PFIR チャネル 0 が両方のエンコーダにブロードキャストしている場合、PFIR は両方のエンコーダがスリープ状態のときのみスリープ状態になります (『PFIR_BC』を参照)。
APP_SLEEP0 機能が有効化されると、DACB は (IDLE_STATIC に従って) ミュートされ、エンコーダ 1 はスリープ状態になります。
モード レジスタが通常動作に構成されている場合、DSP がスリープ状態のときでも、トリガ イベントを処理できます。
4DACA_SLEEP0R/W0x0DACA は (IDLE_STATIC に従って) ミュートされ、APP_SLEEP0 機能が有効になると、関連するエンコーダはスリープ状態になります。
注：APP_SLEEP0 と APP_SLEEP1 機能の両方が同時に有効になった場合に、いずれかの機能が要求した場合 (論理 OR)、部品はスリープ状態になります。
3DSP3_SLEEP0R/W0x0APP_SLEEP0 機能が有効になると、DSP チャネル3 はスリープ状態になります。
2DSP2_SLEEP0R/W0x0APP_SLEEP0 機能が有効になると、DSP チャネル2 はスリープ状態になります。
1DSP1_SLEEP0R/W0x0APP_SLEEP0 機能が有効になると、DSP チャネル1 はスリープ状態になります。
0DSP0_SLEEP0R/W0x0APP_SLEEP0 機能が有効になると、DSP チャネル0 はスリープ状態になります。

8.3.2.11 APP_SLEEP1 レジスタ (オフセット = 0x2B) [リセット = 0x00]

APP_SLEEP1 を表 8-22 に示します。

概略表に戻ります。

表 8-22 APP_SLEEP1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6予約済みR0x0
5DACB_SLEEP1R/W0x0DACB は (IDLE_STATIC に従って) ミュートされ、APP_SLEEP1 機能が有効になると、関連するエンコーダはスリープ状態になります。APP_SLEEP0 については、注を参照してください。
4DACA_SLEEP1R/W0x0DACA は (IDLE_STATIC に従って) ミュートされ、APP_SLEEP1 機能が有効になると、エンコーダ 0 はスリープ状態になります。
3DSP3_SLEEP1R/W0x0APP_SLEEP1 機能が有効になると、DSP チャネル3 はスリープ状態になります。
2DSP2_SLEEP1R/W0x0APP_SLEEP1 機能が有効になると、DSP チャネル2 はスリープ状態になります。
1DSP1_SLEEP1R/W0x0APP_SLEEP1 機能が有効になると、DSP チャネル1 はスリープ状態になります。
0DSP0_SLEEP1R/W0x0APP_SLEEP1 機能が有効になると、DSP チャネル0 はスリープ状態になります。

8.3.2.12 APP_SLEEP0_EN レジスタ (オフセット = 0x2C) [リセット = 0x00]

APP_SLEEP0_EN を表 8-23 に示します。

概略表に戻ります。

表 8-23 APP_SLEEP0_EN レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-1予約済みR0x0
0APP_SLEEP0_ENR/W0x0設定すると、APP_SLEEP0 レジスタに従って部品はスリープ状態になります。これは、アプリケーションのスリープをきめ細かく制御するけれども、有効化するための専用のピンを使用しない場合に使用します。このレジスタは設定されたままにして、APP_SLEEP0 レジスタをスリープ / ウェーク部品に即座に変更できます (SYS_EN=1 の間)。