JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

5 ピン構成および機能

DAC39RF20 ANH0289A パッケージ、289 ボールフリップチップ CSP、0.8mm ピッチ（上面図）図 5-1 ANH0289A パッケージ、289 ボールフリップチップ CSP、0.8mm ピッチ（上面図）
表 5-1 ピンの機能
ピン タイプ 説明
名称 なし
複数の DAC 出力
DACOUTA- A13 O DAC チャネル A アナログ出力 負端子。指定された性能を維持するために、出力電圧が DAC のコンプライアンス電圧に適合する必要があります。
DACOUTA+ A11 O DAC チャネル A アナログ出力 正端子。指定された性能を維持するために、出力電圧が DAC のコンプライアンス電圧に適合する必要があります。
DACOUTB- U13 O DAC チャネル B アナログ出力 負端子。指定された性能を維持するために、出力電圧が DAC のコンプライアンス電圧に適合する必要があります。
DACOUTB+ U11 O DAC チャネル B アナログ出力 正端子。指定された性能を維持するために、出力電圧が DAC のコンプライアンス電圧に適合する必要があります。
差動クロックおよび SYSREF 入力
CLK- P17 I デバイスクロック入力 負端子。CLK+ と CLK- の間には、100Ω の内部差動終端があります。この入力は自己バイアス形式であり、クロックソースと AC 結合する必要があります。
CLK+ N17 I デバイスクロック入力 正端子。CLK+ と CLK- の間には、100Ω の内部差動終端があります。この入力は自己バイアス形式であり、クロックソースと AC 結合する必要があります。
SYSREF- E17 I 差動 JESD204C SYSREF 入力 負端子。SYSREF+ と SYSREF- の間には、100Ω の内部差動終端があります。この入力は、AC 結合されている場合、自己バイアスされます。DC 結合されている場合、入力の共通モード電圧は、推奨動作条件の VCMI 仕様を満たす必要があります。
SYSREF+ D17 I 差動 JESD204C SYSREF 入力 負端子。SYSREF+ と SYSREF- の間には、100Ω の内部差動終端があります。
SerDes インターフェイス
0SRX- A7 I Serdes レーン 0 負入力。0SRX+ への 100Ω の内部終端を含みます。
0SRX+ A8 I Serdes レーン 0 正入力。0SRX- への 100Ω 内部終端を含みます。
1SRX- B7 I Serdes レーン 1 負入力。1SRX+ への 100Ω の内部終端を含みます。
1SRX+ B8 I Serdes レーン 1 正入力。1SRX- への 100Ω 内部終端を含みます。
2SRX- A4 I Serdes レーン 2 負入力。2SRX+ への 100Ω の内部終端を含みます。
2SRX+ A5 I Serdes レーン 2 正入力。2SRX- への 100Ω 内部終端を含みます。
3SRX- B4 I Serdes レーン 3 負入力。3SRX+ への 100Ω の内部終端を含みます。
3SRX+ B5 I Serdes レーン 3 正入力。3SRX- への 100Ω 内部終端を含みます。
4SRX- D1 I Serdes レーン 4 負入力。4SRX+ への 100Ω の内部終端を含みます。
4SRX+ C1 I Serdes レーン 4 正入力。4SRX- への 100Ω 内部終端を含みます。
5SRX- D2 I Serdes レーン 5 負入力。5SRX+ への 100Ω の内部終端を含みます。
5SRX+ C2 I Serdes レーン 5 正入力。5SRX- への 100Ω 内部終端を含みます。
6SRX- G1 I Serdes レーン 6 負入力。6SRX+ への 100Ω の内部終端を含みます。
6SRX+ F1 I Serdes レーン 6 正入力。6SRX- への 100Ω 内部終端を含みます。
7SRX- G2 I Serdes レーン 7 負入力。7SRX+ への 100Ω の内部終端を含みます。
7SRX+ F2 I Serdes レーン 7 正入力。7SRX- への 100Ω 内部終端を含みます。
8SRX- U8 I Serdes レーン 8 負入力。8SRX+ への 100Ω の内部終端を含みます。
8SRX+ U7 I Serdes レーン 8 正入力。8SRX- への 100Ω 内部終端を含みます。
9SRX- T8 I Serdes レーン 9 負入力。9SRX+ への 100Ω の内部終端を含みます。
9SRX+ T7 I Serdes レーン 9 正入力。9SRX- への 100Ω 内部終端を含みます。
10SRX- U5 I Serdes レーン 10 負入力。10SRX+ への 100Ω の内部終端を含みます。
10SRX+ U4 I Serdes レーン 10 正入力。10SRX- への 100Ω 内部終端を含みます。
11SRX- T5 I Serdes レーン 11 負入力。11SRX+ への 100Ω の内部終端を含みます。
11SRX+ T4 I Serdes レーン 11 正入力。11SRX- への 100Ω 内部終端を含みます。
12SRX- R1 I Serdes レーン 12 負入力。12SRX+ への 100Ω の内部終端を含みます。
12SRX+ P1 I Serdes レーン 12 正入力。12SRX- への 100Ω 内部終端を含みます。
13SRX- R2 I Serdes レーン 13 負入力。13SRX+ への 100Ω の内部終端を含みます。
13SRX+ P2 I Serdes レーン 13 正入力。13SRX- への 100Ω 内部終端を含みます。
14SRX- M1 I Serdes レーン 14 負入力。14SRX+ への 100Ω の内部終端を含みます。
14SRX+ L1 I Serdes レーン 14 正入力。14SRX- への 100Ω 内部終端を含みます。
15SRX- M2 I Serdes レーン 15 負入力。15SRX+ への 100Ω の内部終端を含みます。
15SRX+ L2 I Serdes レーン 15 正入力。15SRX- への 100Ω 内部終端を含みます。
GPIO 機能
ALARM E3 O マスクされていない内部アラームが検出されると、ALARM ピンがアサートされます。アラームマスクは、ALM_MASK レジスタによってセットされます。プルアップまたはプルダウンなし。
RESET E5 I デバイスリセット入力、アクティブ「低」。電源を入れた後でトグルする必要があります。内部プルアップ。
SCANEN F3 I TI 専用、接続しなくてもかまいません。内部プルダウン。
SCLK J1 I シリアルプログラミングインターフェイス（SPI）クロック入力。プルアップまたはプルダウンなし。
SCS K3 I シリアルプログラミングインターフェイス（SPI）デバイス選択入力、「低」でアクティブ。内部プルアップ。
SDI J3 I シリアルプログラミングインターフェイス（SPI）データ入力。プルアップまたはプルダウンなし。
SDO J2 O シリアルプログラミングインターフェイス（SPI）データ出力。SPI データを読み出さないときは高インピーダンスになります。プルアップまたはプルダウンなし。
SYNC E4 I/O JESD204C SYNC 出力、アクティブ「低」。入力として使用される場合はプルアップがアクティブ。
TRIG0 D9 I インターフェイスボール 0 をトリガーします。FR インターフェースのデータ入力 0 としても使用されます。内部プルダウン。
TRIG1 D8 I インターフェイスボール 1 をトリガーします。FR インターフェースのデータ入力 1 としても使用されます。内部プルダウン。
TRIG2 D7 I インターフェイスボール 2 をトリガーします。FR インターフェースのデータ入力 2 としても使用されます。内部プルダウン。
TRIG3 D6 I インターフェイスボール 3 をトリガーします。FR インターフェースのデータ入力 3 としても使用されます。内部プルダウン。
TRIG4 D5 I インターフェイスボール 4 をトリガーします。FR インターフェイスのチップ選択入力としても使用されます。内部プルダウン。
TRIGCLK D4 I/O トリガーインターフェイスクロック。FR インターフェイスの入力クロック、またはトリガーインターフェイスの出力クロックとして使用されます。内部プルダウン。
TXEN0 G3 I DAC 出力をミュートにする、または APP スリープに移行するためのピン制御（TX_EN_SEL を参照）。「送信の有効化」も参照してください。内部プルアップ。
TXEN1 H3 I DAC 出力をミュートにする、または APP スリープに移行するためのピン制御（TX_EN_SEL を参照）。「送信の有効化」も参照してください。内部プルアップ。
アナログ機能
ATEST P9 O アナログテストピン。未使用時は、切断したままにできます。
EXTREF K17 I/O 基準電圧の出力または入力は、EXTREF_EN レジスタフィールドで設定されます。内部リファレンスを使用する場合、0.1μF を介して、ボールを AGND に接続する必要があります。
RBIAS- H17 O フルスケール出力電流バイアスは、この端子と RBIAS+ との間をつなぐレジスタによって設定されます。
RBIAS+ J17 O フルスケール出力電流バイアスは、この端子と RBIAS- との間をつなぐレジスタによって設定されます。
TDIODE+ P10 I 温度ダイオードの正端子（外部回路で検出される）
TDIODE- R10 I 温度ダイオードの負端子（外部回路で検出される）
TMSTPA+ A15 O 予約済み。
TMSTPA - A16 O 予約済み。
TMSTPB+ U15 O 予約済み。
TMSTPB - U16 O 予約済み。
電源
注: 電源ピンごとに低 ESL 0.1μF デカップリングコンデンサを 1 つずつ使用することを推奨します
VDDA18A G16、G17 I DAC チャネル A の 1.8V 電源電圧。VDDA18B と組み合わせることができますが、チャネル間クロストーク（XTALK）が低下する可能性があります。
VDDA18B L16、L17 I DAC チャネル B の 1.8V 電源電圧。VDDA18A と組み合わせることができますが、チャネル間クロストーク（XTALK）が低下する可能性があります。
VDDCLK08 J11、F12、H12、K12、M12、E13、G13、L13、N13 I 内部サンプリングクロック分配パスの電源電圧 0.8V。この電源でノイズやスパーズが発生すると、位相ノイズ性能jが低下する可能性があります。最高の性能を得るために、VDDDIG と VDDLA/B を分離することをお勧めします。
VDDCLK18 L14、M14 I クロック（CLK+/-）入力バッファの 1.8V 電源電圧。この電源でノイズやスパーズが発生すると、位相ノイズ性能jが低下する可能性があります。
VDDCP18 J13、J14 I データコンバータ PLL 1.8V 電源。
VDDDIG G4、J4、L4、F5、H5、K5、M5、N5、G6、J6、L6、H7、K7、G8、J8、L8、H9、K9 I デジタルブロック用 電源電圧 0.8V。最高の性能を得るために、VDDLA/B と VDDCLK を分離することをお勧めします。
VDDEA F10、G10 I チャネル A DAC エンコーダの電源電圧 0.8V。最高の性能を得るために、VDDDIG から分離することをお勧めします。VDDEB との組み合わせ可能。
VDDEB L10、M10 I チャネル B DAC エンコーダの電源電圧 0.8V。最高の性能を得るために、VDDDIG から分離することをお勧めします。VDDEA との組み合わせ可能。
VDDIO C9、C10 I CMOS 入力および出力端子用 1.8V 電源。
VDDLA F11、H11 I チャネル A の DAC アナログラッチ用電源電圧 0.8V。最適なチャネル間クロストーク（XTALK）を得るために、VDDLB とは分離します。最高の性能を得るため、VDDDIG から分離する必要があります。
VDDLB K11、M11 I チャネル B の DAC アナログラッチ用電源電圧 0.8V。最適なチャネル間クロストーク（XTALK）を得るため、VDDLA とは分離します。最高の性能を得るため、VDDDIG から分離する必要があります。
VDDR18 N4、P4 I SerDes レシーバ用 1.8V 電源電圧。
VDDSP18 J10 I Serdes PLL 1.8V 電源。
VDDSYS18 F14、G14 I SYSREF（SYSREF+/-）入力バッファの 1.8V 電源電圧。通常動作時に SYSREF が無効になっている場合、VDDCLK18 と組み合わせることができます。稼働中、SYSREF が連続的に動作する場合は、ノイズおよびスパーのカップリングや位相ノイズ性能の低下を回避するため、この電源を VDDCLK18 と分離する必要があります。
VDDT C3、D3、L3、M3、N3、P3、R3、C4、R4、C5、R5、C6、R6、C7、F7、M7、R7、C8、F8、M8、R8、F9、M9 I SerDes 終端の電源電圧 0.8V。
VEEAM18 C12、D12、C13、D13、C14、D14 I チャネル A の DAC 電流源バイアスの -1.8V 電源電圧。VEEBM18 と組み合わせることができますが、チャネル間クロストーク（XTALK）の質が低下する可能性があります。
VEEBM18 P12、R12、P13、R13、P14、R14 I チャネル B の DAC 電流源バイアスの -1.8V 電源電圧。VEEAM18 と組み合わせることができますが、チャネル間クロストーク（XTALK）の質が低下する可能性があります。
VQPS P6、P7 I TI 専用。通常動作時は DGND に接続できます。
グランド
AGND A10、B10、D10、E10、N10、T10、U10、B11、C11、D11、P11、R11、T11、B12、A12、T12、U12、B13、T13、A14、B14、T14、U14、B15、C15、D15、P15、R15、T15、B16、H16、J16、K16、T16、A17、B17、T17、U17 - アナログ グランド。
DGND A1、B1、E1、H1、K1、N1、T1、U1、A2、B2、E2、H2、K2、N2、T2、U2、A3、B3、T3、U3、F4、H4、K4、M4、G5、J5、L5、P5、A6、B6、E6、F6、H6、K6、M6、N6、T6、U6、E7、G7、J7、L7、N7、E8、H8、K8、N8、P8、A9、B9、E9、G9、J9、L9、N9、R9、T9、U9、H10、K10 - デジタル グランド。
VSSCLK E11、G11、L11、N11、E12、G12、J12、L12、N12、F13、H13、K13、M13、E14、H14、K14、N14、E15、F15、G15、H15、J15、K15、L15、M15、N15、C16、D16、E16、F16、M16、N16、P16、R16、C17、F17、M17、R17 - クロック グランド。