JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.3.6.6 DSP トリガ

各 DSP チャネルは、さまざまなソースからトリガ イベントを受信できます (図 7-42 および 表 7-21 を参照)。DSP チャネルがトリガを受信すると、DSP モード (DSP_MODEn) およびその他の DSP 設定に応じて、さまざまなアクションが発生することがあります。図 7-42 および 表 7-22 に、トリガ動作の概要を示します。

デフォルトでは、TRIG_SPI[0] を 0 から 1 に変更することで、すべての DSP チャネルをトリガできます (すべての DSP チャネルが TRIG_SPI[0] に結合された SPI 即時モード)。

DAC39RF20 DSPn のトリガ ソースとアクション (1 つの DSP チャネルを表示)図 7-42 DSPn のトリガ ソースとアクション (1 つの DSP チャネルを表示)
表 7-21 トリガ ソース / モード
TRIG_TYPE[n] 値2 トリガ ソース / モード 説明
0

SPI 即時

(デフォルト)

 DSPn に結合されている TRIG_SPI ビット1の立ち上がりエッジによって、DSPn がトリガされます。複数の DSP チャネルを同時にトリガするには、TRIG_SEL を使用してそれらのチャネルを同じ TRIG_SPI ビットに結合する必要があります。.SPI インターフェイスは DSP クロックに対して非同期であるため、このトリガ タイプは複数の部品の整列用には設計されていません。
1 SYSREF ワンショット DSPn に結合されている TRIG_SPI ビット1の立ち上がりエッジによって、次の SYSREF の立ち上がりエッジで DSPn がトリガされます。SYSREF のタイミングが内部クロックと一致していない場合、SYSREF は DSP をトリガできません (つまり、CLK_ALIGNED が low になります)。このトリガ タイプを使用して、すべての部品が確定的に SYSREF を受信できる場合、複数の部品にわたってすべての DSP を整列することができます。
2 SYSREF 連続 DSPn に結合されている TRIG_SPI ビット1が High である限り、すべての SYSREF の立ち上がりエッジで DSPn がトリガされます。SYSREF のタイミングが内部クロックと一致していない場合、SYSREF は DSP をトリガできません (つまり、CLK_ALIGNEDが low になります)。このトリガ タイプを使用して、すべての部品が確定的に SYSREF を受信できる場合、複数の部品にわたってすべての DSP を整列することができます。
3 JESD204C LSB JESD204C インターフェイスのストリーム 0 の LSB は、DSPn に結合されている TRIG_SPI ビット1が high であるときに常に DSPn をトリガします。トリガ イベントが開始されるには、LSB が 4 回連続したサンプルの間 Low になっている必要があります。このトリガ タイプを使用して、すべてのデバイスがサブクラス 1 モードで動作している限り、複数の部品にわたってすべての DSP を整列させることができます。
4 トリガ ピン3 DSPn に結合されている外部トリガ ピン (TRIG) 1の立ち上がりエッジによって、DSPn がトリガされます。複数の DSP チャネルを同時にトリガするには、トリガ クロックのセットアップ / ホールドを満たすか、TRIG_SEL を使用して同じ TRIG ビットに結合する必要があります。『トリガ クロック』も参照してください。このトリガ タイプを使用して、すべての部品が共通の SYSREF に対してトリガ クロックを整列し、トリガ クロックのセットアップ / ホールドを満たしていることを条件として、すべての DSP を複数の部品に整列させることができます。
5 FRS 即時 FRS が設定されている場合、FRI トランザクションの終了時に FRCS の立ち上がりエッジ (FR インターフェイスとして使用されている場合はピン TRIG[4]) によって、DSPn がトリガされます。FRI インターフェイスは DSP クロックに対して非同期であるため、このトリガ タイプは複数の部品の整列用には設計されていません。しかし、トリガ タイプは、1 つの部品内の複数の DSP チャネルを整列させることができます。
6 FRS-TRIGCLK FRS が設定されている場合、FRCS の立ち上がりエッジに続く TRIGCLK の立ち上がりエッジで DSPn がトリガされます (FR インターフェイスとして使用されている場合はピン TRIG[4])。FRCS_n が TRIG_c のセットアップ / ホールドと合致する場合、この方式では DSP を複数の部分に確定的に整合させることができます。
  1. TRIG_SEL を使用して、各 DSP に結合させる TRIG_SPI または TRIG ビットを選択します。
  2. 追加情報については、TRIG_TYPE を参照してください。
  3. TRIG_TYPE[n] が 4 に設定されている場合、TRIG[0]、TRIG[1]、TRIG[2] のいずれかのピンの代わりに TRIG ピンがデフォルトで使用されますが、ユーザーは別のピンを使用することができます。これは、TX_PIN_FUNC または SYNCB_PIN_FUNC レジスタを使用して行います。たとえば、SYNCB_PIN_FUNC = 10 の場合、TRIG[0] ピンの代わりに SYNCB ピンを使用します。また、DSPn を SYNCB ピン (TRIG[0] のピン) に結合するために、TRIG_SELn=0 であることを確認する必要があります。
表 7-22 DSP トリガ動作と DSP モードとの関係
DSP_MODEn NCO に新しい FREQ[n] 値が適用 NCO に新しい PHASE[n] 値が適用 ミキサに新しい AMP[n] 値が適用 位相アキュームレータのリセット 次の DDS ベクトルへの進行
DUC モード あり あり 該当なし NCO_ARn[]=1 の場合 該当なし
DDS SPI モード あり あり あり NCO_AR[n]=1 の場合 該当なし
DDS ベクトル モード 該当なし 該当なし 該当なし ホールド モードの場合を除き、ベクトルが開始されるたびにリセットします (自動または手動でトリガ) 有。ベクトル プロセッサがトリガ待ちの場合は可能 (VTRIG_MODE を参照)
DDS ストリーミング モード STREAM_MODE n=2 の場合のみ STREAM_MODE n=1 の場合のみ STREAM_MODE n=1 の場合のみ NCO_AR[n]=1 の場合 該当なし

トリガの発生と同じタイミングで AMP、FREQ、および PHASE レジスタに書き込まないでください。NCO が破損したAMP、FREQ、または PHASE の値を受信する場合があります。