JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

9.3 電源に関する推奨事項

このデバイスには 3 つの電源電圧があり、表 9-2に示すデータシートの性能を実現するには7つの電源ドメインが必要です：

表 9-2 推奨される電源電圧ドメイン
電圧電源ドメインデバイス電源
+1.8VVDDAVDDA18A、VDDA18B
VDDIOVDDIO
VDDCSRVDDCLK、VDDSYS、VDDR
VDDSP18VDDSP18
VDDCP18VDDCP18
+0.8VVDDLVDDLA、VDDLB
VDDCLK08VDDCLK08
DVDDVDDDIG、VDDT、VDDEA、VDDEB
-1.8VVEExVEEAM18、VEEBM18

推奨電源を 図 9-9 に示します。電源電圧は低ノイズで、デバイスの定格性能を達成するために必要な電流を供給する必要があります。高効率の降圧スイッチングコンバータを使用し、次に LDO を使用した第二段階のレギュレーションによりスイッチングノイズを低減し、電圧精度を向上させます。また、TI のWEBENCH® Power Designer を参照し、必要に応じて個別の電源エレメントを選択して設計することもできます。推奨される切り替えレギュレータは以下の通り：

  • VDDA、VDDIO、VDDCSR、VDDL、VDCCCLK の各ドメインの TPSM82913 =+ 2.3V
  • TPS543820（8A）または TPS543A22（12A）= +0.8V（DVDD 用）
  • VEEx ドメイン用 TPSM82913 =+ 3.8V

推奨される LDO は以下の通り：

  • 1.8V と +0.8V 用の TPS7A9401
  • -1.8V 用の LM27762

DAC39RF20 推奨される電源のブロック図図 9-9 推奨される電源のブロック図

VDDA 電源は、+1.8V 出力で LDO または低ノイズドロップアウトリニアレギュレータによって制御され、さらに以下のサブグループ電源ドメインに分類されます：

  • VDDA：VDDA18A、VDDA18B
  • VDDIO
  • VDDCSR：VDDCLK18、VDDSYS18、VDDR18
  • VDDSP18
  • VDDCP18

各デバイスの電源は単一の LDO に接続できますが、フェライトビーズおよび/または三端子コンデンサ、もしくは同様の部品で絶縁されています。

VDDL 電源は +0.8V であり、VDDLA と VDDLB に分割されます。各デバイスの電源は単一の LDO に接続できますが、フェライトビーズおよび/または三端子コンデンサ、もしくは同様の部品で絶縁されています。

VDDCLK08 の電源は +0.8V で、最良の位相ノイズ性能を達成する最も感度の高いものです。クロックパスに結合する他の 0.8V 電源からのノイズを防止するために、VDDCLK08 は LDO によって絶縁する必要があります。

DVDD 電源は +0.8V で、電源スイッチに直接接続できます。DVDD には、VDDDIG、VDDT、VDDDEA、VDDDEB などのデバイス電源が含まれており、すべて相互接続できます。フェライトビーズおよび/または三端子コンデンサ、または類似品を使用してさらに絶縁する必要はありません。

VEEx 電源は、単一の LDO から派生した -1.8V 電源であり、さらにフェライトビーズや 3 端子コンデンサなどで絶縁された VEEAM18 と VEEBM18 に分割されています。

以下の重要な電源設計の検討事項に従うことをお勧めします：

  1. すべての電源レールとバス電圧は、システム基板に接続するとき、デカップリングします。各電源ドメインで、DAC の位置またはその付近に、追加のデカップリングを配置します。通常、データシートまたは EVM アセンブリに明記されていない限り、電源ピンごとに低 ESL 0.1μF デカップリングコンデンサを 1 つずつ使用することを推奨します。
  2. フィルタリングのステージを追加するごとに、約 20dB/decade のノイズ抑制が得られることをご記憶ください。
  3. 高周波数と低周波数の両方でデカップリングしますが、このとき、コンデンサの値が複数必要になることがあります。
  4. 直列フェライトビーズとフィードスルーコンデンサは、一般に電源プレーンのエントリポイントで使用されており、電源ドメインの分離点を追加するために使用できます。電圧が LDO から供給されても、スイッチングレギュレータから供給されても、システム基板上のそれぞれ個別の電源電圧ごとに供給されます。
  5. 容量を増やすには、電源とグランドプレーンのペアを緊密にスタックさせ（≤4 mil 間隔）、PCB 設計に固有の高周波（> 500MHz）デカップリングを追加します。
  6. DAC のフロントエンド RF ステージや高速クロック、デジタル回路などの感度の高いアナログ回路から電源をできるだけ離してください。
  7. スタックアップ、または電源プレーンのエントリポイントがある層の最上部付近に、より大きな電流を必要とする電源ドメインを配置します。これにより、全体的なループのインダクタンスが最小化されます。
  8. 電源プレーン上に空白領域またはオープン領域がある場合は、グランドで埋めて、絶縁とシールドを追加します。
  9. 隣接するすべての電源プレーンとグランドプレーンの間には、20 から 25mil の隙間を確保します。これにより、同じ層内の隣接する電力ドメインおよび/またはグランドの間のギャップ結合をすべて除去できます。
  10. 絶縁性能を強化するために、一部の切り替えレギュレータ回路/コンポーネントを PCB の反対側に配置することもできます。
  11. IC メーカーの推奨事項に従ってください。アプリケーションノートやデータシートに直接記載されていない場合は、評価ボードを確認してください。評価ボードは非常に役立つ資料です。これらの点を適用することで、多くのアプリケーションでデータシートの性能を確保できる安定した電源設計を提供することが可能になります。

アプリケーションごとに、電源電圧のノイズの許容誤差が異なるため、これらのトレードオフの詳細を理解するには、以下の 2 つのアプリケーションノートが最も参考になります：

一つの電源レイアウトとスタックアップアプローチについての説明は 図 9-15 から 図 9-18 を参照してください。