JAJSWO4 データシート

JAJSWO4 June 2025 DAC39RF20

ADVANCE INFORMATION

9.1.1 起動手順

以下は、デバイスの起動手順です：

パワーアップおよびダウンシーケンスの手順に従って、ボールRESETがアサートされた状態でデバイスの電源をオンにします。
DACCLK を適用し、RESETデアサートします。
CPLL を使用する場合は、CPLL_EN = 1 にセットします。
すべての動作パラメータを設定します（レジスタは任意の順序でプログラムできます）：
1. DSP_MODEn を、JESD204C インターフェイスを使用するモードにプログラムします。
2. DUC モードまたは DDS ストリームモードを使用する場合、補間/アップサンプリング係数を選択して、DSP_L レジスタをプログラムします。
3. 次のステップで必要な値である、合計補間係数（LT）を決定します。
4. 必要なサンプルストリームの数を決定し、JESD_M レジスタをプログラムします。
5. JJESD インターフェイスモードから JESD204C モードを選択します。選択したモードが、前に計算したLTの値と目的のリンク層エンコーディングをサポートしていることを確認します。また、JESD_M レジスタでセットされた必要なストリーム数が、モードでサポートされていることも確認します。モード番号を JMODE レジスタにプログラムします。
6. JENC レジスタをプログラムして、8b/10b または 64b/66b の動作を選択します。
7. JESD インタフェースモードを使用して R の値と、先に計算されていた LT 値を計算します。
8. 表 7-48（8b/10b）または表 7-47（64b/66b）を使用して、R 値と DAC クロック周波数に一致する行を特定します。表に従って、REFDIV、MPY、および RATE をプログラムします。
9. 必要に応じて、適切な物理レーンを論理レーンにバインドするように、LANE_SEL[n] をプログラムします。レーンの反転（差動ペアの +/- を入れ替える）を考慮する必要がある場合は、LANE_INV をプログラムします。
10. 使用目的に応じて、他の一般的な設定（JCNTL レジスタの SUBCLASS、SFORMAT、SCR）をプログラムします。
11. 8b/10b エンコーディングを使用する場合は、KM1 レジスターをプログラムして、リンクパートナーと一致する K パラメータを設定します。JESD インターフェイスモードから KR パラメータによって課される制約を必ず遵守してください。
12. サブクラス 1 の動作が必要な場合（SUBCLASS = 1）、RBD もプログラムする必要があります。RBDのプログラミングを参照して、RBDの適切な値を決定します。
13. 必要に応じて、オプションの Serdes パラメータ（CDR0、EQ_CTRL、EQZERO、EQLEVEL）をプログラムします。
SUBCLASS = 1の場合、レシーバに LMFC/LEMC 位相を確立するために SYSREF が必要です。自動 SYSREF キャリブレーションを使用するには、次の手順に従います：
1. SRCAL_AVG および SRTRK_AVG を適切な設定にセットします
2. トラッキングが必要な場合、SRTRK_ENSRTRK_EN をセットします
3. SYSREF_RX_ENSYSREF_RX_EN=1 をセットします。必要に応じて、SYSREF レシーバが安定するまでしばらく待ちます。
4. SYSREF ジェネレータの周期的な SYSREF 信号生成を許可します。各 SYSREF サイクルの周期はSYSREF 周波数要件を満たす必要があります。SYSREF が AC 結合されている場合、カップリングコンデンサが安定するまで、十分時間をとってから先に進んでください。
5. SRCAL_EN=1 にセット
6. SYSREF_CAL_DONE=1 を待ちます。SYSREF_CAL_FAILSYSREF_CAL_FAIL=0 を確認します。
トランスミッタ（FPGA や ASIC などのリンクパートナー）をプログラムし、送信を開始します。
ヒューズ値がロードされるのを待ちます（レジスタ FUSE_DONE が 1 を返します）。
レシーバを起動するには、SYS_EN=1 をプログラムします。
SUBCLASS=1の場合、レシーバは JESD_ALIGNED レジスタを設定するのに十分な有効な SYSREF パルスを処理する必要があります。そうでない場合、JESD リンクはダウン状態のままになります。詳細については、JESD_ALIGNED レジスタの説明を参照してください。
JESD_STATUS レジスタを読み出し、リンクの動作を確認します（JESD_STATUS = 1 の LINK_UP フィールド）。LINK_UP フィールドが 0 を返す場合は、次の項目を順に確認します：
1. PLL_LOCKED が 0 を返した場合、正しい PLL 設定（REFDIV、MPY、およびRATE）を確認します。DACCLK の周波数が正しいことを確認します。
2. SUBCLASS = 1 および ALIGNED が 0 を返す場合は、SYSREFが適用されており、SYSREF プロセッサが有効（SYSREF_PROC_EN=1）であることを確認します。SYSREF 期間が有効であることを確認します。
3. PLL_LOCKED = 1（および ALIGNED = 1 または SUBCLASS = 0）の場合、LANE_STATUS[n] レジスタを読み出します（論理レーン 0 から L-1 のレジスタのみを読み取ります）。レーンによってはコードグループまたはブロック同期を取得できない可能性あることを確認します。その場合、トランスミッタが正しくプログラムされていることを確認します。LANE_SEL[n] が正しくプログラムされていることを確認します。PHY 動作の検証/最適化（JTEST、アイスキャンテスト、またはイコライザ最適化を使用したPRBSテスト）を行うことを検討してください。
4. d. SUBCLASS = 1 および EB_ERR = 1 の場合、RBD 値が不正にセットされている可能性があります。RBD のプログラミングを参照してください。
SUBCLASS = 1 でリンクがアップされている場合、必要に応じて SYSREF 信号をオフにすることができます。SYSREF が DC 結合されている場合、SYSREF は送信側で同期的にゲート制御することができます。SYSREF が AC 結合されている場合は、SYSREF トランスミッタをオフにする前に SYSREF_PROC_EN = 0 をプログラムするか、SYSREF_RX_EN = 0 にセットします（この方法は DC 結合の SYSREF に対しても有効です）。
部品を別のモードに設定するには、SYS_EN=0 にセットします。その後、ステップ 4 に戻ります。