JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.3.8.6 JESD204C インターフェイス モード

デバイスの JESD204C モードは、表 7-42、表 7-43 および 表 7-44 に定義されたパラメータを使って設定されます。

表 7-42 JESD204C インターフェイス パラメータの定義
パラメータ説明
JMODEJESD204C モード番号。ユーザーは、このパラメータを設定して、サポートされているモードを選択します。他のほとんどのパラメータは、この設定から導出されます。表 7-45 を参照してください。
LSサンプル ストリームあたりのレーン。これは JMODE から導出されたものです。表 7-45 を参照してください。
LT

入力サンプル レートとクロックの比率。 LT = FCLK / FS_IN. DES2X モードは LT の値には影響しないことに注意してください。

DSP_MODEn = バイパス (すべての DSP ディスエーブル、LT=1。

いずれかの DSP イネーブル (および JESD_M > 0)、LT は DSP_L によって設定

いずれかの DSP イネーブル (および JESD_M = 0)、LT は該当しない

Lx特定の JMODE で使用されるレーンの最大数。このリンクは、有効化されているチャネルの数に応じて、アクティブ レーン数 (L) を縮小します。JESD_M を参照
Mx特定の JMODE の最大ストリーム数。Mx は 表 7-45 に従って自動的に計算されます。ユーザーは、JESD_M レジスタを使用して実際のストリーム数 (M) を指定できます。
RDACCLK サイクルあたりのレーンあたり送信されるビット数。JMODE と LT から導出されます (表 7-46 を参照)。R に基づいて、REFDIV、MPY、および RATE レジスタをプログラムする必要があります。また、最大 DACCLK 周波数は R の関数です
SIサンプル インターリーブ / 増分係数。1 の値は、JESD204C 規格からの標準トランスポート層マッピングが使用されることを示します (サンプルは 0 から S-1 まで線形にマッピングされます)。1 より大きい値は、代替マッピングが次のように使用されることを示します。サンプル 0 から始まるマップ サンプル。インデックスを SI 単位でインクリメントします。すべての S サンプルをマッピングするために必要な回数だけ繰り返します。各繰り返しは、前の繰り返しよりも 1 つ大きいインデックスで開始します。JESD204C のフォーマット図を参照
KR8b/10b 動作の場合、KR は K (マルチフレームあたりのフレーム数) の有効値を定義します。有効値は、弾性バッファのアップセット耐性を容易にするために制限されています。マルチフレーム長は、弾性バッファの深さ 128 文字の倍数に制限されます (K*F が 32 または 64 の場合、バッファの深さは 32 または 64 文字に短縮されます)。さらに、K の値が低いため、検証の負担が最小限に抑えられます。8b/10b モードの場合、K は KM1 レジスタを介してプログラムされます。
表 7-43 JESD204C リンク パラメータ
パラメータ説明ILAS フィールド名このデバイスの値の参照
(1)
ADJCNTDAC LMFC 調整ADJCNT[3:0]該当なし
ADJDIRDAC LMFC 調整方向ADJDIR[0]該当なし
BIDBank IDBID[3:0]該当なし
CFフレームあたりの制御ワード数CF[4:0]0
CSサンプルあたりの制御ビット数CS[1:0]0
DIDデバイス識別番号DID[7:0]該当なし
Fフレームあたりのオクテット数 (レーンあたり)F[7:0]を参照してください。 表 7-45
HD高密度形式HD[0]を参照してください。 表 7-45
JESDVJESD204 バージョンJESDV[2:0]該当なし
Kマルチフレームあたりのフレーム数K[7:0]KM1 レジスタによって設定(2)
Lリンクあたりのレーン数L[4:0]最高限度 (M/Mx*Lx)
LIDレーン識別番号LID[4:0]該当なし
Mリンクあたりのサンプル ストリーム数 ((1) を参照)M[7:0]JESD_M レジスタによって設定
Nサンプルあたりのビット数 (制御ビットまたはテール ビットを追加する前)N[4:0]を参照してください。 表 7-45
N'サンプルあたりの総ビット数 (制御ビットとテール ビットを含む)N’[4:0]を参照してください。 表 7-45
PHADJDAC への位相調整要求PHADJ[0]該当なし
Sフレームあたりのストリームごとのサンプル数S[4:0]を参照してください。 表 7-45
SCRスクランブル イネーブルSCR[0]SCR レジスタによって設定
SUBCLASSVデバイス サブクラス バージョンSUBCLASSV[2:0]該当なし
RES1予約済みフィールド 1RES1[7:0]該当なし
RES2予約済みフィールド 2RES2[7:0]該当なし
CHKSUMチェックサム (モジュロを256上記のすべてのフィールドの合計、モジュロ 256)FCHK[7:0]該当なし
(1) 8b および 10b モードでは、トランスミッタは ILAS 中にリンク構成オクテットを送信することができます。トランスミッタから送信された値は、このレシーバによってチェックされず、レシーバの動作値と一致する必要はありません。デバッグのために、特定の ILAS オクテットを取得し、SPI 経由で報告することができます。JCAP_PAGE および JCAP_OFFSET を参照してください。
(2) 8b/10b モードでは、K は KM1 レジスタによって制御されます。64b/66b モードでは、K = 256 x E/F (JMODE によって決定) となります。
表 7-44 リンク パラメータ (64b および 66b エンコードでのみ適用)
パラメータ 説明 このデバイスの値の参照
(1)
E 拡張マルチブロックあたりのマルチブロック数 (64b および 66b エンコードのみ) E=3 の場合を除き、F=3 の場合は、すべてのモードで E=1 が使用されます。 (E は JMODE に基づいて自動的に設定されます)。

サポートされている各モードにはモード番号が割り当てられており、表 7-45 に示されているパラメータを使用して、JMODE レジスタにプログラムできます。

表 7-45 JESD インターフェイス モード
JMODEエンコードストリームあたりの最大入力サンプル レート (GSPS)1 2最大 SerDes ボーレート (Gbps)R =

FBIT/ FDACCLK

3		NMx = 最大ストリーム数Ls = レーン / ストリームLx = 最大レーン数LT = 補間JESD フォーマットKR
最小値最大値FSHDSI
08b/10b2227.51.251611616112160132、64、128
64b/66b2222.691.03125
18b/10b1332.52.5/LT16281618280132、64、128
64b/66b15.7632.52.0625/LT
28b/10b6.532.55/LT164416116240132、64、128
64b/66b7.8832.54.125/LT
38b/10b3.2532.510/LT168216432220132、64、128
64b/66b3.9432.58.25/LT
48b/10b1.62532.520/LT16818464210132、64、128
64b/66b1.9732.516.5/LT
58b/10b0.8132.540/LT168½48128410116,32,64
64b/66b0.9832.533/LT
68b/10b0.4132.580/LT168¼21625681018,16,32
64b/66b0.4932.566/LT
78b/10b0.232.5160/LT168⅛132256161014,8,16
64b/66b0.2532.5132/LT
88b/10b222211211616118800168,16,32
64b/66b2218.150.825
98b/10b2227.51.251211212112161132.64、128
64b/66b2222.691.03125
108b/10b17.3332.5212281611840088,16,32
64b/66b21.0132.51.65
118b/10b1332.52.512261211281132.64、128
64b/66b15.7632.52.0625
128b/10b8.6732.541224811820048,16,32
64b/66b10.5132.53.3
138b/10b6.532.551223611241132.64、128
64b/66b7.8832.54.125
148b/10b2213.750.625811616111160164、128,256
64b/66b2211.340.5156
158b/10b2227.51.258281611180164、128,256
64b/66b2222.691.03125
168b/10b1332.52.5824811140164、128,256
64b/66b15.7632.52.0625
178b/10b4該当なし該当なし該当なし1228161131601該当なし
64b/66b21.0132.51.546875
  1. 最小補間レート時
  2. エンコード (8b/10b または 64b/66b) は、JMODE と LT の特定の組み合わせに制限されています。詳しくは、表 7-46 を参照してください。
  3. R の値に基づいて PHY PLL をプログラムする方法については、表 7-47 (8b/10b) または 表 7-48 (64b/66b) を参照してください。
  4. このモードでは 8b/10b エンコードはサポートされません。
表 7-46 サポートされている補間 / アップサンプリング係数 (LT) と JMODE との関係
ユーザー指定のパラメータ 導出パラメータ
JMODE LT R1 (JENC=0)

(8b/10b)

 R2 (JENC=1)

(64b/66b)
0 1 1.25 1.03125
1 1 2.5 2.0625
4 0.625 0.515625
6 0.41667 -
8 0.3125 -
2 1 5 4.125
4 1.25 1.03125
6 0.833 0.6875
8 0.625 0.515625
12 0.41667 -
16 0.3125 -
3 4 2.5 2.0625
6 1.667 1.375
8 1.25 1.03125
12 0.833 0.6875
16 0.625 0.515625
24 0.41667 -
32 0.3125 -
4 4 5 4.125
6 3.333 2.75
8 2.5 2.0625
12 1.667 1.375
16 1.25 1.03125
24 0.833 0.6875
32 0.625 0.515625
48 0.41667 -
64 0.3125 -
5 8 5 4.125
12 3.333 2.75
16 2.5 2.0625
24 1.667 1.375
32 1.25 1.03125
48 0.833 0.6875
64 0.625 0.515625
96 0.41667 -
128 0.3125 -
6 16 5 4.125
24 3.333 2.75
32 2.5 2.0625
48 1.667 1.375
64 1.25 1.03125
96 0.833 0.6875
128 0.625 0.515625
192 0.41667 -
256 0.3125 -
7 32 5 4.125
48 3.333 2.75
64 2.5 2.0625
96 1.667 1.375
128 1.25 1.03125
192 0.833 0.6875
256 0.625 0.515625
8 1 1 0.825
9 1 1.25 1.031255
10 125 2 1.65
11 1 2.5 2.0625
12 1 4 3.3
13 1 5 4.125
14 1 0.625 0.515625
15 1 1.25 1.03125
16 1 2.5 2.0625
17 1 - 1.546875
  1. R の値に基づいて PHY PLL をプログラムする方法については、表 7-47 (8b/10b) または 表 7-48 (64b/66b) を参照してください。
  2. R の値が指定されていない場合、関連するレーン エンコーディング (8b/10b または 64b/66b) は、その特定の JMODE および LT 設定ではサポートされません。
表 7-47 8b/10b モード (JENC = 0) の R パラメータから導出されるパラメータ
R パラメータ 最大 DAC クロック レート (FDACCLK) 最大レーン レート

(FBIT = R x FDACCLK)
0.3125 (40/128) 25.6GHz 8Gbps
0.416667 (40/96) 25.6GHz 10.667Gbps
0.625 (40/64) 25.6GHz 16Gbps
0.833333 (40/48) 19.2GHz 16Gbps
1 (40/40) 16GHz 16Gbps
1.25 (40/32) 12.8GHz 16Gbps
1.666667 (40/24) 9.6GHz 16Gbps
2 (40/20) 8GHz 16Gbps
2.5 (40/16) 6.4GHz 16Gbps
3.333333 (40/12) 4.8GHz 16Gbps
4 (40/10) 4GHz 16Gbps
5 (40/8) 3.2GHz 16Gbps
表 7-48 64b/66b モード (JENC = 0) の R パラメータから導出されるパラメータ
R パラメータ 最大 DAC クロック レート (FDACCLK) 最大レーン

レート (FBIT = R x FDACCLK)
0.515625 (33/64) 25.6GHz 13.2Gbps
0.6875 (33/48) 25.6GHz 17.6Gbps
0.825 (33/40) 25.6GHz 21.12Gbps
1.03125 (33/32) 25.6GHz 26.4Gbps
1.375 (33/24) 23.636GHz 32.5Gbps
1.546875 (99/64) 21.010GHz 32.5Gbps
1.65 (33/20) 19.697GHz 32.5Gbps
2.0625 (33/16) 15.758GHz 32.5Gbps
2.75 (33/12) 11.818GHz 32.5Gbps
3.3 (33/10) 9.848GHz 32.5Gbps
4.125 (33/8) 7.87GHz 32.5Gbps