JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.3.6.7 NCO 方形波モード

各 DSP チャネル内の NCO は、正弦波 / 余弦波形ではなく方形波を生成するように構成できます。この機能は、DAC を使用してクロック信号を合成するシステム用に設計されており、周波数、位相、振幅、スルータイム、デューティ サイクルをプログラム可能です。NCO_SQ_MODE[n] を設定して、DSPn のこの機能を有効化します。このモードはすべての DDS モードと互換性がありますが、DUC モードではサポートされていません (DSP_MODEn を参照)。DDS-SPI モードは、この機能の主な使用事例です。しかし、周波数ランプが必要な場合は、DDS ベクトル モードまたは DDS ストリーミング モードが便利です。

スルー タイムとデューティ サイクルは、SLEW および DUTY_CYCLE レジスタを使用して調整できます。スルー タイムは周期の比率としてプログラムされるため、NCO 周波数が変更されると周期が変化します。したがって、スルー タイムも変化します。

周波数、位相、振幅は、NCO が正弦/余弦波形を生成している場合と同じ方法で制御されます。表 7-25 に、上述の内容を示します。

表 7-25 NCO パラメータ制御方式と DSP モードとの関係
NCO パラメータ NCO パラメータの制御方式は、DSP モードによって異なります
DDS SPI モード DDS ストリーミング モード DDS ベクトル モード
周波数 FREQ レジスタ STREAM_MODE によって異なります ベクトル エンジン
位相 PHASE レジスタ STREAM_MODE によって異なります ベクトル エンジン
振幅 AMP レジスタ STREAM_MODE によって異なります ベクトル エンジン
スルー SLEW レジスタ SLEW レジスタ SLEW レジスタ
デューティ サイクル DUTY_CYCLE レジスタ DUTY_CYCLE レジスタ DUTY_CYCLE レジスタ

図 7-43 に、NCO によって生成される方形波を示します。

DAC39RF20 NCO 方形波のプロパティ図 7-43 NCO 方形波のプロパティ

デューティ サイクルは広い範囲で調整できますが、信号の立ち下がりエッジが立ち上がりエッジに「衝突」する極端な値にデューティ サイクルを調整してはなりません。対応するデューティ サイクル範囲はスルー設定によって異なります。これは、表 7-26 に一覧されています。

表 7-26 サポートされるデューティ サイクル範囲とスルー タイムとの関係
SLEW 設定 周期のパーセンテージ (25% * 2-SLEW) として表したスルー タイム 許容可能なデューティ サイクル範囲 [パーセント] サポートされている DUTY_CYCLE レジスタの範囲 (デシメーション)
0 25% 25%～75% 1024～3072
1 12.5% 12.5%～87.5% 512～3584
2 6.25% 6.25%～93.75% 256～3840
3 3.125% 3.125%～96.875% 128～3968
4 1.5625% 1.5625%～98.4375% 64～4032
5 0.78125% 0.78125%～99.21875% 32～4064
6 0.390625% 0.390625%～99.60938% 16～4080
7 0.195313% 0.195313%～99.80469% 8～4088
8 0.097656% 0.097656%～99.90234% 4～4092
9 0.048828% 0.048828%～99.95117% 2～4094

方形波ジェネレータに関する注意事項：

  1. 方形波モードは、NRZ または DES2XL DAC 出力モード (1 次ナイキスト モード) で、周波数 < 1/10 の DAC クロック レートでのみ使用できます。そうしないと、サイクル中に遷移期間を定義するのに十分なデータ点が得られません。
  2. SLEW および DUTY_CYCLE パラメータは、NCO が出力を生成している間に変更できますが、DSP がトリガ イベントを受信するまでパラメータは有効になりません。波形が新しい波形にグリッチを与える可能性があるため、この方法でこれらのパラメータを更新することは適切ではありません。グリッチを防止するため、波形を Low にゲートし、NCO_SQ_EN を使用してSLEW および DUTY_CYCLE パラメータを更新できます。
  3. DDS ベクトル モードで方形波形を使用する場合は、DDS_HOLD 機能を使用して、ベクトル エンジンがベクトルを保持し、トリガ待ちのときに波形を生成し続けるようにします。このモードを使用しない場合、出力はミッドコードに移行してミュートされ、方形波は Low 状態になりません。
  4. 内部的に、方形波は -32768 ～ +32767 の範囲でスイングし、ミキサによってスケーリングされます。DDS 振幅 (AMP) がフルスケール (32767) の場合、波形はわずかに縮小されるため、出力は 32767 から +32766 までスイングします。
  5. DDS 振幅を 0 に設定することと、波形のゲーティングは同じではありません。振幅を 0 に設定すると、ミッドコードでのスイングは 0 になります。波形を Low にゲートすると、波形は「ロジック Low」または「最小レベル」に維持されます (たとえば、DDS 振幅が 32767 に設定されている場合は -32767)。
  6. 方形波モードは、DSP_FORMAT=1 と互換性がありません。
  7. 方形波モードでは、NCO 周波数を FDAC/4 よりも高く設定しないでください。
  8. スルー設定が高くなりすぎないように注意する必要があります。設定が高すぎると、NCO が遷移期間中に出力サンプルを生成できない可能性があります。すべてのエッジは最も近いサンプリング周期に丸められるため、結果として得られる信号のジッタは悪化する可能性があります。ジッタ特性が優れているのは、スルー タイムが複数のサンプル期間で構成される場合です。スルー タイムのサンプル期間の数は、0.25 * 2-SLEW[n] * 264 / FREQ[n] と同じです (DDS SPI モードと想定した場合)。DAC 出力のローパス AI (Anti-Imaging) フィルタは、遷移を平滑化してよりスムーズなクロック信号を生成するのに役立ちます。
  9. DES2XL モードでは、遷移期間内のポイント数が増えるため、DES2XL モードを使用すると便利です。しかし、DES2x デジタル フィルタはデジタル帯域幅を制限するため、フィルタは方形波の振幅よりも大きい遷移期間の近くにリップルを生成します。したがって、デジタル信号が飽和しないように、方形波の振幅を 2 ～ 3% 下げる必要があります。
  10. 方形波モードでの DAC 出力帯域幅の最適化については、『方形波モードの帯域幅最適化』を参照してください。