JAJSWO4 June   2025 DAC39RF20

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  電気的特性 - DC 仕様
    6. 6.6  電気的特性 - AC 仕様
    7. 6.7  電気的特性 - 消費電力
    8. 6.8  タイミング要件
    9. 6.9  スイッチング特性
    10. 6.10 SPI インターフェイスのタイミング図
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  DAC 出力モード
        1. 7.3.1.1 NRZ モード
        2. 7.3.1.2 RF モード
        3. 7.3.1.3 DES モード
      2. 7.3.2  DAC コア
        1. 7.3.2.1 DAC 出力構造
        2. 7.3.2.2 フルスケールの電流調整
      3. 7.3.3  DEM とディザリング
      4. 7.3.4  オフセット調整
      5. 7.3.5  クロッキング サブシステム
        1. 7.3.5.1 コンバータ フェーズ ロック ループ (CPLL)
        2. 7.3.5.2 クロックと SYSREF の遅延
        3. 7.3.5.3 SYSREF キャプチャおよび監視
          1. 7.3.5.3.1 SYSREF の周波数要件
          2. 7.3.5.3.2 フル整列の SYSREF パルス
          3. 7.3.5.3.3 自動 SYSREF キャリブレーションおよびトラッキング
            1. 7.3.5.3.3.1 SYSREF 自動キャリブレーションの手順
            2. 7.3.5.3.3.2 複数デバイスの整列
            3. 7.3.5.3.3.3 キャリブレーション エラー
            4. 7.3.5.3.3.4 SYSREF トラッキング
        4. 7.3.5.4 トリガ クロック
      6. 7.3.6  デジタル信号処理ブロック
        1. 7.3.6.1  バイパス モード
        2. 7.3.6.2  DUC モード
          1. 7.3.6.2.1 デジタル アップコンバータ (DUC)
            1. 7.3.6.2.1.1 補間フィルタ
            2. 7.3.6.2.1.2 数値制御発振器 (NCO)
              1. 7.3.6.2.1.2.1 位相連続 NCO 更新モード
              2. 7.3.6.2.1.2.2 位相コヒーレント NCO 更新モード
              3. 7.3.6.2.1.2.3 位相同期 NCO 更新モード
              4. 7.3.6.2.1.2.4 NCO 同期
                1. 7.3.6.2.1.2.4.1 JESD204C LSB 同期
        3. 7.3.6.3  DDS SPI モード
        4. 7.3.6.4  DDS ベクトルモード
          1. 7.3.6.4.1 2 次振幅サポート
          2. 7.3.6.4.2 ベクトル次数と対称モード
          3. 7.3.6.4.3 初期起動
          4. 7.3.6.4.4 トリガーキューイング
          5. 7.3.6.4.5 トリガ バースト
          6. 7.3.6.4.6 ホールド モード
          7. 7.3.6.4.7 インデックス作成モード
          8. 7.3.6.4.8 インデックス作成モードでのキューイングまたはバースト トリガ
          9. 7.3.6.4.9 DDS イネーブル時のベクトルの書き込み
        5. 7.3.6.5  DDS ストリーミングモード
        6. 7.3.6.6  DSP トリガ
          1. 7.3.6.6.1 トリガ レイテンシ
        7. 7.3.6.7  NCO 方形波モード
          1. 7.3.6.7.1 方形波イネーブル
        8. 7.3.6.8  DSP ミュート機能
        9. 7.3.6.9  DSP 出力ゲイン
        10. 7.3.6.10 複素数出力のサポート
        11. 7.3.6.11 チャネル ボンダー
        12. 7.3.6.12 プログラマブル FIR フィルタ
          1. 7.3.6.12.1 PFIR 係数
          2. 7.3.6.12.2 PFIR 反射キャンセル モード
          3. 7.3.6.12.3 PFIR 電力削減
          4. 7.3.6.12.4 PFIR の使用法
        13. 7.3.6.13 DES 補間
          1. 7.3.6.13.1 DAC ミュート機能
      7. 7.3.7  Serdes 物理層
        1. 7.3.7.1 SerDes PLL
          1. 7.3.7.1.1 Serdes PLL の有効化
          2. 7.3.7.1.2 基準クロック
          3. 7.3.7.1.3 PLL VCO キャリブレーション
          4. 7.3.7.1.4 Serdes PLL ループ帯域幅
        2. 7.3.7.2 SerDes レシーバ
          1. 7.3.7.2.1 Serdes データレートの選択
          2. 7.3.7.2.2 SerDes レシーバ終端
          3. 7.3.7.2.3 SerDes レシーバ極性
          4. 7.3.7.2.4 SerDes クロック データ リカバリ
          5. 7.3.7.2.5 SerDes イコライザ
            1. 7.3.7.2.5.1 アダプティブ イコライゼーション
            2. 7.3.7.2.5.2 固定イコライゼーション
            3. 7.3.7.2.5.3 プリ カーソルおよびポスト カーソル分析
          6. 7.3.7.2.6 SerDes レシーバ アイ スキャン
            1. 7.3.7.2.6.1 アイ スキャン手順
            2. 7.3.7.2.6.2 アイ ダイアグラムの作成
        3. 7.3.7.3 SerDes PHY ステータス
      8. 7.3.8  JESD204C インターフェイス
        1. 7.3.8.1 JESD204C 規格からの逸脱
        2. 7.3.8.2 リンク層
          1. 7.3.8.2.1 SerDes クロスバー
          2. 7.3.8.2.2 ビットエラー レート テスタ
          3. 7.3.8.2.3 スクランブラとデスクランブラ
          4. 7.3.8.2.4 64b/66b デコード リンク層
            1. 7.3.8.2.4.1 同期ヘッダの整列
            2. 7.3.8.2.4.2 拡張マルチブロック整列
            3. 7.3.8.2.4.3 データ整合性
          5. 7.3.8.2.5 8B/10B エンコード リンク層
            1. 7.3.8.2.5.1 コード グループ同期 (CGS)
            2. 7.3.8.2.5.2 初期レーン整列シーケンス (ILAS)
            3. 7.3.8.2.5.3 マルチフレームおよびローカル マルチフレーム クロック (LMFC)
            4. 7.3.8.2.5.4 フレームおよびマルチフレーム監視
            5. 7.3.8.2.5.5 リンク再起動
            6. 7.3.8.2.5.6 リンク エラー レポート
            7. 7.3.8.2.5.7 ウォッチドッグ タイマ (JTIMER)
        3. 7.3.8.3 サブクラス 1 モードで必要となる SYSREF 整列
        4. 7.3.8.4 トランスポート層
        5. 7.3.8.5 JESD204C デバッグ キャプチャ (JCAP)
          1. 7.3.8.5.1 物理層デバッグ キャプチャ
          2. 7.3.8.5.2 リンク層デバッグ キャプチャ
          3. 7.3.8.5.3 トランスポート層デバッグ キャプチャ
        6. 7.3.8.6 JESD204C インターフェイス モード
          1. 7.3.8.6.1 JESD204C のフォーマット図
            1. 7.3.8.6.1.1 16 ビット形式
            2. 7.3.8.6.1.2 12 ビット形式
            3. 7.3.8.6.1.3 8 ビット形式
          2. 7.3.8.6.2 DUC および DDS モード
      9. 7.3.9  データ パス レイテンシ
      10. 7.3.10 複数デバイスの同期と決定論的レイテンシ
        1. 7.3.10.1 RBD のプログラミング
        2. 7.3.10.2 32 Octa-Bytes (256 ビット) 未満のマルチフレーム長
        3. 7.3.10.3 RBD 値を決定するための推奨アルゴリズム
        4. 7.3.10.4 Subclass 0 システムでの動作
      11. 7.3.11 リンクのリセット
      12. 7.3.12 アラーム生成
        1. 7.3.12.1 オーバーレンジ検出
        2. 7.3.12.2 オーバーレンジ マスキング
      13. 7.3.13 ミュート機能
        1. 7.3.13.1 アラーム データ パスのミュート
        2. 7.3.13.2 送信イネーブル
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
  9. 8 プログラミング
    1. 8.1 標準 SPI インターフェイスを使用
      1. 8.1.1 SCS
      2. 8.1.2 SCLK
      3. 8.1.3 SDI
      4. 8.1.4 SDO
      5. 8.1.5 シリアル インターフェイス プロトコル
      6. 8.1.6 ストリーミング モード
    2. 8.2 高速再構成インターフェイスの使用
    3. 8.3 レジスタ マップ
      1. 8.3.1  Standard_SPI-3.1 レジスタ
      2. 8.3.2  システム レジスタ
      3. 8.3.3  トリガ レジスタ
      4. 8.3.4  CPLL_AND_CLOCK レジスタ
      5. 8.3.5  SYSREF レジスタ
      6. 8.3.6  JESD204C のレジスタ
      7. 8.3.7  JESD204C_Advanced のレジスタ
      8. 8.3.8  SerDes_Equalizer レジスタ
      9. 8.3.9  SerDes_Eye-Scan レジスタ
      10. 8.3.10 SerDes_Lane_Status レジスタ
      11. 8.3.11 SerDes_PLL レジスタ
      12. 8.3.12 DAC_and_Analog_Configuration レジスタ
      13. 8.3.13 データパスレジスタ
      14. 8.3.14 NCO_and_Mixer レジスタ
      15. 8.3.15 アラーム レジスタ
      16. 8.3.16 Fuse_Control レジスタ
      17. 8.3.17 Fuse_Backed レジスタ
      18. 8.3.18 DDS_Vector_Mode レジスタ
      19. 8.3.19 Programmable_FIR レジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 起動手順
      2. 9.1.2 矩形波モードの帯域幅最適化
    2. 9.2 代表的なアプリケーション：Ku バンド レーダー トランスミッタ
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
      1. 9.3.1 パワーアップ / ダウン シーケンス
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドラインと例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.3.6.4 DDS ベクトルモード

任意の DSP チャネルは DDS ベクトルモードで動作します（DSP_MODEn を参照）。このモードでは、補間フィルタが無効になり、NCO/ミキサーロジックが再利用されて、ユーザー定義の波形（DDS_VECで定義）が生成されます。DSP は、JESD インターフェイスからの入力サンプルを必要としません。

表 7-9 DDS ベクトルモードの用語と定義
用語 定義
ベクトルフィールド 各 DDS ベクトルは、波形セグメントを生成するための信号属性を定義する複数のフィールドで構成されています。サンプルフィールドは、PHASE_START および FREQ_START です。
ベクトル ベクトルはベクトル表内の 1 つのエントリで、波形セグメントを定義するフィールドが含まれています（DDS_VECを参照）。
ベクタ テーブル DDS で使用されるベクトルの表（DDS_VEC を参照）。
ベクトルブロック DDS チャネルに割り当てられたベクトル表の一部（DDS_VEC のサブセット）
波形セグメント ベクトル表内の単一のベクトルに基づいて DDS が生成する信号。
波形 波形セグメントのシーケンスを再生することによって生成される信号
ストール トリガーイベントを待機すると、ベクトルプロセッサは停止します。これは常に起動時に発生します。また、ベクトルの VTRIG_MODE フィールドがセットされており、トリガーが有効でないか、すでにトリガーキューに入っているベクトルがロードされた場合にも、ストールが発生します。一般に、ベクトルプロセッサがストールしている間は DDS 出力がミュートされます。ただし、ホールドモードでは例外が定義されています。

DDS ベクトルモードシンセサイザを 図 7-41 に示します。主な機能：

  • 波形セグメントのシーケンスを再生することによって波形を生成します。
  • 各波形セグメントは、ベクトル表内のベクトルによって定義されます（DDS_VEC）。
  • 4 つの DDS チャネルは、それぞれ独立した波形を生成できます。
  • DDS チャネルを無効にして、残りのチャネルでより多くのベクトルを使用できるようにすることができます。
  • 各ベクトルには、波形セグメントの初期振幅、周波数、および位相を定義するためのフィールドが含まれています。振幅と周波数の増減、波形セグメントの持続時間の定義が行えます（DDS_VEC を参照）。
  • 2 次振幅ランピングが可能です（DDS_AMP2）。
  • 最大 256 のベクトルを使用できます。
  • 起動時、再生はトリガーイベントが発生するまで始まりません。
  • 特定のベクトルの開始時に再生を停止することができ、DDS はトリガーが続行させるのを待機します（ホールドモードが有効でない限り、待機中出力はミュートされます）（VTRIG_MODE を参照）。
  • 1 つのトリガー入力イベントで、波形を複数回再生することができます（DDS_BURST）。
  • 「対称モード」では、ベクトルを昇順で再生してから降順で再生するように DDS に指示できます（対称フランクコードの場合）（DDS_SYM）
  • インデックスモードでは、TRIG[4：1] 入力で、DDS にベクトルメモリの特定セクションへのジャンプを指示することができます。インデックスモードが有効な場合、DDS ベクトルモードには 1 つの DSP チャネルのみが使用されます。
DAC39RF20 DDS ベクトル波形ジェネレータ図 7-41 DDS ベクトル波形ジェネレータ

ベクトル表（DDS_VECで定義される）は、ブロックに分割され、DSP チャネルに割り当てられます。DSP のチャネルは、チャネルセットにグループ化されています（チャネル 0 と 2 がグループ化され、チャネル 1 と 3 がグループ化されます）。グループ内の両方の DSP チャネルが、DDS ベクトルモードの場合、メモリは 2 つのチャネル間で共有されます。これは、表 7-10に記載されています。各 DDS チャネルは、チャネルに割り当てられたベクトルブロック内のベクトルを、最も低いインデックスから昇順に実行します。DDS チャネルがベクトルの再生を終了すると、そのチャネルがそのベクトルの LAST_VEC フィールドを検査します。LAST_VEC=1 の場合、チャネルは割り当てられたベクトルブロックの先頭からやり直します。

表 7-10 DSP0/2 設定のチャネルに割り当てられたベクトルブロック
ベクトル範囲 チャネル 2 が DDS ベクトルモードでない場合 チャネル 0 が DDS ベクトルモードでない場合 チャネル 0 とチャネル 2 の両方が DDS ベクトルモードの場合
DDS_VEC[0:63] チャネル 0 チャネル 2 チャネル 0
DDS_VEC[64:127] チャネル 2
表 7-11 DSP1/3 設定のチャネルに割り当てられたベクトルブロック
ベクトル範囲 チャネル 3 が DDS ベクトルモードでない場合 チャネル 1 が DDS ベクトルモードでない場合 チャネル 1 とチャネル 3 の両方が DDS ベクトルモードの場合
DDS_VEC[128:191] チャネル 1 チャネル 3 チャネル 1
DDS_VEC[192:255]
DDS_VEC[256:319] チャネル 3
DDS_VEC[320:383]

上表のマッピングにより、チャネル 0 とチャネル 2 でリソースを共有できます。同様に、チャネル 1 とチャネル 3 でリソースを共有します。

チャネル 1 とチャネル 3 により多くのメモリが割り当てられます。これにより、DDS ベクトルモードを DUC または DDS ストリームモードと組み合わせる際に使用可能なメモリが最大化されます。これらの混合設定では、DDS ベクトルモードはチャネル 1、2、3 に適用されますが、チャネル 0 には適用されません。

ベクトルプロセッサは、各ベクトルを読み取り、パラメータのフォーマットとスケーリングを行い、適切な時間の間 DDS アキュームレータに適用します。

表 7-12ベクトルプロセッサでパラメータをどのように生成するかを定義します。DDS ベクトルフィールドへのすべての参照は、再生される特定のベクトルのフィールドを参照します。

表 7-12 DDS ベクトルフィールド
信号フォーマット説明
step_exp整数

ステップ指数。範囲は -4 から -32 です。この値の目的は、ベクトルの持続時間に適した振幅と周波数のステップに、スケーリング係数を適用することです。ベクトルが長いほど、スケーリング係数は小さくなります（STEP_EXP 値が大きくなります）。

step_exp = -STEP_EXP - 1

各ベクトルの STEP_EXP フィールドの推奨値は次の通り：

STEP_EXP = floor（log2（NUM_SAMP_M32 + 32））- 1

amp_start49 ビット符号あり

振幅アキュームレータの初期値。ベクトルの開始時に適用されます。

amp_start = AMP_START * 233

Amp_start を 0 に設定すると、トリガーを待機している間 DDS 出力をミュートできます。

amp_step49 ビット符号あり

振幅ステップアキュームレータの初期値。

amp_step =AMP_STEP * 233 * 2step_exp + amp_step/2

注：用語「amp_step2/2」は、振幅値のシーケンスがより単純な四分状方程式に従うことを確認するものです。

amp_step2 49 ビット符号あり

振幅ステップアキュームレータのステップ（2次項）。ベクトル全体に適用されます。この用語は、2 次振幅が有効化されている場合にのみ適用されます（DDS_AMP2を参照）。

amp_step2 = AMP_STEP2 * 233 * 4step_exp
freq_start65 ビット

周波数アキュームレータの初期値。ベクトルの開始時に適用されます。

freq_start =FREQ_START * 217 + freq_step/2

注：「Freq_step/2」という項により、位相の値のシーケンスが、より簡単な 4 乗の式に従うようになります。

注：2次振幅が有効になっている場合（DDS_AMP2 を参照）、振幅制御に FREQ_START の下位 16 ビットが使用され、freq_start に関する上記の式は、16 ビットが 0 であると想定しています。

freq_step65 ビット

周波数アキュームレータの Step 値。ベクトル全体に適用されます。

freq_step = FREQ_STEP * 233 * 2step_exp

phase_start65 ビット

位相アキュムレー タの初期値。ベクトルの開始時に適用されます。

PHASE_START = PHASE_START * 249

vec_start1 ビット

ベクトルの開始を示す信号を制御します。アキュームレータを初期化します。1 サンプル期間アサートされます。

ベクトルプロセッサがトリガーを必要とするベクトルを検出した場合（およびキューにトリガーがない場合）、vec_start 信号がアサートされますが、amp_start および amp_step は 0 に設定されて DDS 出力をミュートします。トリガーが発生すると、vec_start は再度アサートされますが、今回は、amp_start と amp_step が通常通り設定されて、ベクトルを起動します。

ホールドモードが有効になっている場合、ミュートは生成されません。amp_start 信号と amp_step 信号はゼロにセットされず、vec_start はトリガーイベントに応答して 2 回目のパルスを生成しません（ベクトルがすでに再生中であるため）。

load_phase1 ビットホールドモードが無効になっている場合、load_phase 信号は vec_start 信号と一致します（位相アキュームレータは phase_start をロードします）。ホールドモードが有効化されている場合、load_phase は「低」のままになり、位相連続動作が実現されます。