図 8-1 に示す CDCLVP111-SEP は、バックプレーンからの 156.25MHz LVPECL クロックまたは 156.25MHz LVCMOS 2.5V のセカンダリ発振器の 2 つの入力から選択できるように設定されています。図に示すように、どちらの信号も希望のデバイスにファンアウトできます。
この構成例では、以下の特性を持つライン カード アプリケーションの 4 つの LVPECL レシーバを駆動します。
- PHY デバイスに内部 AC カップリングと適切な終端およびバイアスがあります。CDCLVP111-SEPを適切に動作させるには、ドライバの近くに86 Ω のエミッタ抵抗を配置する必要があります。
- ASIC は、 CDCLVP111-SEP などの 2.5V LVPECL ドライバと DC 結合することができます。この ASIC には内部終端が備わっているため、追加の部品は必要ありません。
- FPGA には外部 AC 結合が必要ですが、内部で終端しています。ここでも、86Ω のエミッタ抵抗の近くにCDCLVP111-SEP と0.1µF のコンデンサを配置して AC結合を実現しています。CPU も同様に内部終端されており、外部に AC結合コンデンサが必要です。