JAJSX70B July   2010  – September 2025 UCC28070-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1  インターリーブ
      2. 6.3.2  PWM 周波数と最大デューティ サイクル クランプの設定
      3. 6.3.3  周波数ディザリング (振幅およびレート)
      4. 6.3.4  外部クロック同期
      5. 6.3.5  マルチフェーズ動作
      6. 6.3.6  VSENSE と VINAC 抵抗の構成
      7. 6.3.7  VSENSE および VINAC 開路保護
      8. 6.3.8  電流シンセサイザ
      9. 6.3.9  プログラム可能なピーク電流制限
      10. 6.3.10 リニア マルチプライヤおよび量子化電圧フィードフォワード
      11. 6.3.11 拡張過渡応答 (VA スルーレート補正)
      12. 6.3.12 バイアス電圧 (VCC および VREF)
      13. 6.3.13 PFC の有効化と無効化
      14. 6.3.14 アダプティブ ソフトスタート
      15. 6.3.15 PFC スタートアップ ホールドオフ
      16. 6.3.16 出力過電圧保護 (OVP)
      17. 6.3.17 ゼロ電力検出
      18. 6.3.18 サーマル シャットダウン
      19. 6.3.19 電流ループ補償
      20. 6.3.20 電圧ループ補償
    4. 6.4 デバイスの機能モード
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 設計要件
      2. 7.2.2 詳細な設計手順
        1. 7.2.2.1 出力電流の計算
        2. 7.2.2.2 ブリッジ整流器
        3. 7.2.2.3 PFC インダクタ (L1 および L2)
        4. 7.2.2.4 PFC MOSFET (M1 および M2)
        5. 7.2.2.5 PFC ダイオード
        6. 7.2.2.6 PFC 出力コンデンサ
        7. 7.2.2.7 電流ループ帰還構成 (電流トランスの巻線比 NCT と電流検出抵抗 RSの最適化)
        8. 7.2.2.8 電流センス オフセットと PWM ランプにより ノイズ耐性を向上
      3. 7.2.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

6.3.10 リニア マルチプライヤおよび量子化電圧フィードフォワード

UCC28070-Q1 の乗算器は、所望の波形と AC 入力電流の比例した振幅を表す基準電流を生成します。この電流は RIMO 抵抗によって基準電圧信号に変換され、その値は電流検出信号の低周波平均電圧に一致するようスケーリングされています。瞬時マルチプライヤ電流は、整流されたスケーリングされた入力電圧 VVINACと、電圧エラー アンプの出力 VVAO によって異なります。VVINACは、次の 3 つの情報を乗算器に伝達します:

  • 入力電圧の全体的な波形 (通常は正弦波)。
  • ライン サイクルの任意の時点における入力電圧の瞬時値。
  • 入力電圧の rms レベル (仮定した正弦波のピークから推定)。
最大 VVAOは PFC プリレギュレータの合計出力電力を表します。

UCC28070-Q1 の乗算器アーキテクチャにおける大きな革新は、内部量子化 VRMS フィードフォワード (QVFF) 回路です。この回路により、VINAC 信号に対する外部フィルタリングの必要性と、それに伴う過渡的なライン変動への応答遅れが解消されます。独自の回路アルゴリズムにより、7 つのスレッショルドを通して VVINAC のピークの遷移を検出し、8QVFF 範囲を中心とした等価 VFF レベルを生成します。VIN が増加すると範囲の境界が拡大し、レベル間の差がほぼ等しいパーセンテージに維持されます。これら 8-Q の QVFF レベルは、85VRMS から 265VRMS までのユニバーサル ライン全体に対応できるように配置されています。

QVFF アーキテクチャの大きな利点は、定数 kVFF ファクタによって乗算器出力への歪みの寄与が排除される点です。これは、必然的に 2 次高調波歪み成分を含む外部フィルタリングされた VINAC 信号のリップルとは異なります。さらに、QVFF アルゴリズムを使用すると、入力 rms 電圧の変化の増加と減少の両方に迅速に応答できるため、PFC 出力へ伝わる外乱を最小限に抑えることができます。レベル スレッショルドにおける 5% のヒステリシスは、VVINAC 電圧のピークが特定のしきい値付近にある場合や、軽度のリンギングや歪みを含む場合に、QVFF レベル間でのチャタリングを防ぐのに役立ちます。

QVFF アーキテクチャでは、入力電圧がおおむね正弦波であることが要求され、入力電圧が低下する際にはゼロクロスを検出して QVFF を下降方向に調整します。ゼロクロスは、少なくとも 50μs の間、VVINAC が 0.7V を下回ることとして定義されます。レベル変化におけるヒステリシスとして、立ち下がりスレッショルド電圧立ち上がりスレッショルド電圧の 95% に設定されています。

表 6-1は、さまざまな VVINAC のピーク電圧と、乗算器方程式に対応する kVFF 項との関係を示しています。

表 6-1 VVINAC のピーク電圧と QVFF レベル
レベル(1)VVINACピーク電圧 (立ち上がりピーク)VVINACピーク電圧 (立ち下がりピーク)kVFF (V2)VIN ピーク電圧(2)
82.6V ≤ VVINAC(pk)2.47V < VVINAC(pk)3.857> 345 V
72.25V ≤ VVINAC(pk) < 2.6V2.138V < VVINAC(pk) ≤ 2.47V2.922300V ～ 345V
61.95V ≤ VVINAC(pk) < 2.25V1.853V < VVINAC(pk) ≤ 2.138V2.199260V ～ 300V
51.65V ≤ VVINAC(pk) < 1.95V1.568V < VVINAC(pk) ≤ 1.853V1.604220V ～ 260V
41.4V ≤ VVINAC(pk) < 1.65V1.33V < VVINAC(pk) ≤ 1.568V1.156187V ～ 220V
31.2V ≤ VVINAC(pk) < 1.4V1.14V < VVINAC(pk) ≤ 1.33V0.839160V ～ 187V
21V ≤ VVINAC(pk) < 1.2V0.95V < VVINAC(pk) ≤ 1.14V0.600133V ～ 160V
1VVINAC(pk) < 1VVVINAC(pk) ≤ 0.95V0.398<133V
(1) コントローラは起動時に常にレベル 8 にデフォルト設定されるため、VVINAC(pk) が 2.47V 未満の場合、低いレベルを検出するにはゼロクロスが必要となります。VVINAC が 0.7V を少なくとも 50µs 下回ったとき、各 AC 半サイクルでゼロクロスが検出されます。
(2) 上記に示した VIN のピーク電圧境界値は、PFC 出力電圧 400V と、VINAC および VSENSE 上に電流合成に必要なマッチングされた抵抗分圧ネットワーク (kR = 3V / 400V = 0.0075) を用いることに基づいて計算されています。VOUT が 400V より高く、または低く設計される場合、kR = 3V / VOUT となり、各 QVFF レベルの VIN ピーク電圧境界値は VVINAC(pk) / kR に調整されます。

任意のラインおよび負荷条件におけるマルチプライヤ出力電流 IIMO は、式 13を使用して求めることができます：

式 13. UCC28070-Q1

kVFF 値はレベル中心におけるスケーリングされた (VRMS)2 を表すため、VVINAC(pk) が QVFF 電圧範囲の中心より低い場合または高い場合、差を補償するために VVAO はわずかに上下に調整されます。これは、VIN が一定のレベル内で変化したとき、およびレベル間の遷移後に、電圧ループ制御によって自動的に実行されます。

電圧エラー アンプ (VVAO) の出力は 5V にクランプされ、これは最大 PFC 出力電力を表します。この値は IMO ピンでの最大基準電流を計算するために使用され、許容される最大入力電力の上限を設定します (その結果として、最大出力電力も制限されます)。

連続的な VFF の場合 (任意の VRMS 入力に対して最大入力電力が一定となる場合) とは異なり、離散的な QVFF レベルでは、入力 VRMS が各レベル内で変動すると、それに応じて最大入力電力が制限された範囲内で変動することが可能です。

最大電力制限が最も低くなるのは VVINAC 電圧が 0.76V のときであり、最大電力制限が最も高くなるのはレベル 1 からレベル 2 への上昇スレッショルドにおいてです。このパターンはすべてのレベル遷移スレッショルドで繰り返されます。これは、下降スレッショルドが上昇スレッショルドの 95% であることを考慮したものです。VVINAC = 0.76V を下回ると、PIN は常に PIN (max) より低く、入力電圧が低下するとゼロまで直線的に低下します。

例えば、許容される最小の最大電力を設計する場合、まず PFC プリレギュレータに必要な最大定常 (平均) 出力電力を算出し、ライン ドロップアウト回復電力 (全負荷で電力を供給しながら COUT を再充電するための電力) を考慮して、POUT(max) の 10% または 20% といった追加分を上乗せします。次に、想定される効率係数を適用して、許容される最小の最大入力電力を求めます：

式 14. PIN(max)=1.1×POUT(max)/η

PIN(max) 設計スレッショルドでは、VVINAC = 0.76V、したがって QVFF = 0.398、入力 VAC = 73VRMS となります (ブリッジ整流器の 2V ドロップを考慮)。これは公称 400V 出力システムに対応します。

式 15. IIN(rms)=PIN(max)/73VRMS
式 16. IIN(pk)=1.414×IIN(rms)

この IIN(pk) の値は、ライン電圧のピーク時に昇圧インダクタを流れる合計平均電流を表します。各インダクタ電流は、電流検出トランス (CT) によって検出され、スケーリングされます。各インターリーブ位相を流れる電流が等しいと仮定すると、各電流検出入力ピン (CSA および CSB) の信号電圧は、½ IIN(pk) × RS / NCT に基づいて約 3V を生成するように選定された検出抵抗により得られます。ここで、RS は電流検出抵抗、NCT は CT の巻数比です。

次に、同じ最小最大電力点で IIMO が次のように計算されます：

式 17. UCC28070-Q1

RIMO は、次のように選択されます：

式 18. IIMO(max)×RIMO=12×IIN(pk)NCT×RS

次のようになります：

式 19. RIMO=12×IINpk×RSNCT/IIMO(max)

レベル 1 からレベル 2 へのスレッショルドの上昇側では、IMO 電流により低いラインでより大きな入力電流が許容されることに注意してください：

式 20. UCC28070-Q1

しかし、この電流は、電力段の設計で必要とされる場合、UCC28070-Q1 のプログラマブル ピーク電流制限 (PKLMT) 機能によって容易に制限できます。

同じ手順を使用して、各 QVFF レベルの遷移スレッショルドにおいて、最小と最大の入力電力制限を見つけることができます。高ライン電圧では、インダクタ リップルを含む平均電流は通常 PKLMT スレッショルドを下回るため、最大入力電力の変動全体が現れます。しかし入力電流は、本質的に電力段で許容される最大電流レベルを下回ります。

UCC28070-Q1 の乗算器の性能は、従来世代の PFC コントローラと比較して大幅に向上しており、ほとんどの入力範囲にわたって高い線形性と精度を備えています。VVAO が 1V に近づくと精度は最も悪化します。これは (VVAO – 1) の減算誤差が増大し、IMO 基準電流をより大きく歪ませ始めるためです。